CN102956633B - 具有稳压电路的半导体集成电路 - Google Patents

具有稳压电路的半导体集成电路 Download PDF

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Abstract

本发明提供一种半导体集成电路，包括：第一电压供应单元；第二电压供应单元，所述第二电压供应单元被配置为供应电平不同于所述第一电压供应单元的电平的电压；以及稳压单元，所述稳压单元连接在所述第一电压供应单元与所述第二电压供应单元之间，且包括至少一个放电通道，所述至少一个放电通道包括钳位部和放电部，所述钳位部被配置为暂时降低从所述第一电压供应单元或所述第二电压供应单元引入的电压的电平，所述放电部被配置为将经过所述钳位部的电压放电至所述第二电压供应单元或所述第一电压供应单元。

Description

具有稳压电路的半导体集成电路
相关申请的交叉引用
本申请要求2011年8月18日向韩国知识产权局提交的韩国专利申请No.10-2011-0082318的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体集成电路，更具体地，涉及一种具有需要更小的电路面积并将静电放电的稳压电路的半导体集成电路。
背景技术
被设计用于低于5V的电源的半导体集成电路可能因为静电的引入和产生而被损坏或破坏。
为了防止静电引入半导体集成电路，半导体集成电路可以具有静电保护电路。
例如，静电保护电路可以在焊盘与电源端子之间放置反向二极管以将静电放电。这种反向二极管是通过实施MOS晶体管结构而形成的。
然而，为了防止受到静电损坏，MOS晶体管型的反向二极管在尺寸上要大。大的反向二极管尺寸阻碍了半导体集成度的增加。
发明内容
在以下的公开中说明一种能够减少电路面积并对静电放电的半导体集成电路。
在本发明的一个示例性实施例中，一种半导体集成电路包括；第一电压供应单元；第二电压供应单元，所述第二电压供应单元被配置为供应具有与所述第一电压供应单元不同电平的电压；以及稳压单元，所述稳压单元连接在所述第一电压供应单元与所述第二电压供应单元之间，包括至少一个放电通道，所述至少一个放电通道包括：钳位部，所述钳位部被配置为暂时降低从所述第一电压供应单元或所述第二电压供应单元引入的电压的电平；以及放电部，所述放电部被配置为将经过所述钳位部的电压放电至所述第二电压供应单元或所述第一电压供应单元。
在本发明的另一个示例性实施例中，一种半导体集成电路包括：第一放电通道，所述第一放电通道连接在电源电压供应单元与焊盘之间，且所述第一放电通道包括与所述焊盘连接的第一钳位部以及连接在所述第一钳位部与所述电源电压供应单元之间的第一放电部；以及第二放电通道，所述第二放电通道连接在所述焊盘与接地电压供应单元之间，且所述第二放电通道包括与所述焊盘连接的第二钳位部以及连接在所述第二钳位部与所述接地电压供应单元之间的第二放电部。
附图说明
结合附图描述本发明的特征、方面和实施例，在附图中：
图1是说明本发明的一个方面的框图；
图2A是说明根据本发明的一个实施例的具有稳压电路的半导体集成电路的电路图；
图2B是图2A的等效电路图；
图2C是说明图2B的结电容器的半导体集成电路的局部截面图；
图3A是根据本发明的另一个实施例的具有稳压电路的半导体集成电路的电路图；
图3B是图3A的等效电路图；
图3C和图3D是说明包括图3A所示的钳位部的MOS晶体管的平面图；
图4A是根据本发明的另一个实施例的具有稳压电路的半导体集成电路的电路图；
图4B是说明包括图4A所示的钳位部的MOS晶体管的平面图；
图5是根据本发明的另一个实施例的具有稳压电路的半导体集成电路的电路图；
图6A是根据本发明的另一个实施例的具有稳压电路的半导体集成电路的电路图；
图6B是图6A的等效电路图；
图7A是说明根据本发明的另一个实施例的具有稳压电路的半导体集成电路的电路图；
图7B是图7A的等效电路图；
图8A是说明根据本发明的另一个实施例的具有稳压电路的半导体集成电路的电路图；以及
图8B是图8A的等效电路图。
具体实施方式
以下将结合附图通过示例性实施例来说明根据本发明的具有稳压电路的半导体集成电路。
参见图1，半导体集成电路100包括第一电压供应单元120、第二电压供应单元150和稳压单元200。
第一电压供应单元120和第二电压供应单元150可以供应不同的电压电平。例如，第一电压供应单元120和第二电压供应单元150可以作为诸如电源电压供应单元VDD、接地电压供应单元VSS、以及焊盘来工作，所述焊盘是被提供有外部信号的端子。选择第一电压供应单元120和第二电压供应单元150来执行不同的功能。
稳压单元200连接在第一电压供应单元120与第二电压供应单元150之间。稳压单元200可以包括钳位部250a和放电部250b。
钳位部250a和放电部250b在稳压单元200中的相对位置可以根据第一电压供应单元120和第二电压供应单元150的电压电平而定。
参见图1，钳位部250a和放电部250b的连接节点定义为“A”。钳位部250a可以设置在A的与较高电平的电源单元连接的一侧，放电部250b可以设置在A的与较低电平的电源单元连接的一侧。例如，所述较高电平的电源为第一电压供应单元120，而所述较低电平的电源为第二电压供应单元150。
例如，当尖峰电压(peak voltage)诸如从第一电压供应单元120引入的静电输入到钳位部250a时，钳位部250a可以起到暂时向下缓冲(down-buffer)所述尖峰电压的作用。换言之，钳位部250a暂时放电，并将所述尖峰电压钳位。钳位部250a可以包括正向二极管，例如连接成正向二极管的NMOS或PMOS晶体管。然而，本发明并不局限在NMOS或PMOS晶体管，也可以使用多晶硅电阻器或金属电阻器。
放电部250b可以连接在连接节点A与第二电压供应单元150之间，并起到将缓冲的尖峰电压放电的作用。放电部250b可以包括反向二极管，例如连接成反向二极管的NMOS或PMOS晶体管。附图标记Cj代表形成在反向二极管的结区中的寄生结电容器。放电部250b将首先被钳位部250a钳位了的尖峰电压放电。
放电部250b可以利用小的电路面积消除静电。在本发明中未使用具有大的电路面积的MOS晶体管将整个尖峰电压放电。而是，在本发明中，钳位部250a主要是降低尖峰电压的电压电平。由于较低电平的电压和电荷被输入到放电部250b，因此在不需使用大的电路面积的情况下也可以容易地将静电放电。
下面描述本发明的半导体集成电路可以如何操作。虽然本发明不受以下描述的限制，但以下的描述将假设第一电压供应单元120的电压电平高于第二电压供应单元150的电压电平。
当从第一电源单元120输入诸如静电的较高电平的电压到钳位部250a时，钳位部可以将输入的电压钳位。然后，被钳位的电压经由放电部250b放电。
参见图2A和图2C，半导体集成电路100a可以包括稳压单元210，稳压单元210包括两个放电通道path1和path2。稳压单元210形成在电源电压供应单元121(VDD)与接地电压供应单元151(VSS)之间。
稳压单元210可以包括第一放电通道path1和第二放电通道path2。第一放电通道path1被配置为将从电源电压供应单元121输入的尖峰电压放电，而第二放电通道path2被配置为将从接地电压供应单元151输入的尖峰电压放电。
第一放电通道path1可以包括起钳位部250a作用的第一NMOS晶体管N1以及起放电部250b作用的第一PMOS晶体管P1。第一NMOS晶体管N1可以连接成正向二极管以起实际的电阻器的作用。更具体地，第一NMOS晶体管N1包括与电源电压供应单元121连接的漏极、与漏极连接的栅极、以及与第一PMOS晶体管P1连接的源极。相反地，第一PMOS晶体管P1可以连接成反向二极管用以放电。更具体地，第一PMOS晶体管P1包括与第一NMOS晶体管N1的源极连接的源极、与源极连接的栅极、以及与接地电压供应单元151连接的漏极。
第二放电通道path2可以包括起放电部250b作用的第二NMOS晶体管N2以及起钳位部250a作用的第二PMOS晶体管P2。在第二NMOS晶体管N2中，栅极和源极彼此连接以形成反向二极管。相反地，在第二PMOS晶体管P2中，栅极和漏极彼此连接以形成正向二极管。
参见图2B，第一放电通道path1具有正向二极管FD1和反向二极管RD1连接在电源电压供应单元VDD与接地电压供应单元VSS之间的等效电路。在第一放电通道path1中，如果从电源电压供应单元VDD输入的电压出现尖峰(peak)，则在正向二极管FD1上发生电压降。因此，如附图标记x1所示，尖峰电压部分——即对应于电压的尖峰的一部分——被钳位。然后，被钳位的电压传送至放电部250b，然后被放电。
参见图2C，当施加可容许的电压时，结电容器Cj中的耗尽区D逐渐减少且结电容量增加。如果输入达到数百至数千伏的尖峰电压诸如静电时，结电容器Cj可能被损坏。然而，在本实施例中，由于向放电部25b提供的是尖峰电压已被钳位了的电压，因此耗尽区D减少且结电容量增加。
第二放电通道path2具有反向二极管RD2与正向二极管FD2连接在电源电压供应单元VDD与接地电压供应单元VSS之间的这一类型的等效电路。如果从接地电压供应单元VSS输入的电压出现尖峰，则第二放电通道path2充当对尖峰电压放电的通道。第二放电通道path2的工作原理与第一放电通道path1的工作原理相同。
参见图3A，根据本实施例的半导体集成电路100b可以包括稳压单元220，稳压单元220具有第一放电通道path1和第二放电通道path2。稳压单元220形成在焊盘125与接地电压供应单元151之间。焊盘125可以是接收数据或信号的焊盘。
如图3A和图3B所示，第一放电通道path1和第二放电通道path2充当用于将来自焊盘125的尖峰电压或尖峰信号放电的通道。第一放电通道path1和第二放电通道path2可以被配置为将电压朝接地电压供应单元151放电。因此，第一放电通道path1和第二放电通道path2可以具有基本上相同的配置。
第一放电通道path1和第二放电通道path2可以包括钳位部250a和放电部250b。钳位部250a可以包括起正向二极管作用的第一NMOS晶体管N1和第二NMOS晶体管N2。第一NMOS晶体管N1和第二NMOS晶体管N2连接在焊盘125与放电部250b之间。放电部250b可以包括第一PMOS晶体管P1和第二PMOS晶体管P2。第一PMOS晶体管P1和第二PMOS晶体管P2连接在钳位部250a与接地电压供应单元151之间。
为了改善缓冲效率，构成钳位部250a的第一NMOS晶体管N1和第二NMOS晶体管N2的宽度可以不同。例如，第一NMOS晶体管N1的宽度W1可以大于第二NMOS晶体管N2的宽度W2。
当NMOS晶体管的宽度增加时，NMOS晶体管中的泄漏电流增加。因此，由于随着泄漏电流的增加而发生加速的放电，故可以通过增加第一NMOS晶体管和第二NMOS晶体管的宽度来实现高钳位。
可以通过直接增加有源区的宽度W1的方法(参见图3C)、或形成梳状的栅电极GATE1的方法(参见图3D)，来实现增加MOS晶体管的宽度。通过形成梳状的栅电极，保持有源区的宽度W不变，但是增加了有效宽度。在图3D中，栅GATE代表常规MOS晶体管的栅结构。
参见图4A，也可以通过选择性降低第一NMOS晶体管N1和第二NMOS晶体管N2的沟道长度L1和L2来增加钳位部250a的泄漏电流。
例如，参见图4B，可以通过将第二NMOS晶体管N2的沟道长度L2设计成比第一NMOS晶体管N1的沟道长度L1短来增加泄漏电流。
参见图5，在高电压或尖峰电压施加到焊盘125的情况下，PMOS晶体管P1和P2可以作为钳位部250a使用。
半导体集成电路100c可以包括处在接地电压供应单元151与焊盘125之间的稳压单元220a，稳压单元220a具有第一放电通道path1和第二放电通道path2，第一放电通道path1和第二放电通道path2具有相同的结构。
第一放电通道path1和第二放电通道path2可以包括连接在接地电压供应单元151与焊盘125之间的放电部250b和钳位部250a。
放电部250b可以包括NMOS晶体管N1和N2，NMOS晶体管N1和N2连接在接地电压供应单元151与相应的放电通道的钳位部250a之间。NMOS晶体管N1和N2可以被配置成栅极和漏极彼此连接的反向二极管。
钳位部250a可以包括PMOS晶体管P1和P2，PMOS晶体管P1和P2连接在相应的放电路通道的放电部250b与焊盘125之间。PMOS晶体管可以被配置成具有彼此连接以形成正向二极管配置的栅极和源极。
如上所述，钳位部250a中的PMOS晶体管P1和P2可以在宽度W1和W2以及沟道长度L1和L2上作修改以增加泄漏电流，从而增加缓冲效率和钳位效率。
参见图6A和图6B，电源电压供应单元121与接地电压供应单元151之间的第一放电通道path1和第二放电通道path2的钳位部250a的配置是图2A所示的配置的修改例。
例如，在半导体集成电路100d中，第一放电通道path1和第二放电通道path2的钳位部250a可以包括串联连接的一对正向二极管FD1和FD2(或FD3和FD4)。
第一放电通道path1的正向二极管FD1和FD2可以包括NMOS晶体管N11和N12。在NMOS晶体管N11和N12中栅极和漏极(与VDD连接的结端子)彼此连接。第二放电通道path2的正向二极管FD3和FD4可以包括PMOS晶体管P21和P22。在PMOS晶体管P11与P22中栅极和漏极(与VSS连接的结端子)彼此连接。
通过使用串联连接的正向二极管FD1和FD2(或FD3和FD4)来配置钳位部250a，可以增加正向二极管上的电压降。
此外，虽然本实施例描述了钳位部250a中的一对正向二极管FD1和FD2(或FD3和FDR)，但连接多于两个的正向二极管也落入本发明实施例的范围内。
图7A和7B示出图2A所示的实施例的另一变型。
参见图7A和图7B，半导体集成电路100e包括第一放电通道path1和第二放电通道path2，第一放电通道path1和第二放电通道path2每个都在稳压单元230中具有钳位部250a。每个钳位部250a可以包括正向二极管FD1或FD2以及电阻器R1或R2。电阻器R1和R2与正向二极管FD1或FD2并联连接。因此，可以进一步增加钳位部250a的电压降落效率。
参见图8A和图8B，半导体集成电路100f可以包括电源电压供应单元121、焊盘125、接地电压供应单元151、以及并入的稳压单元240。
并入的稳压单元240可以包括第一放电部242与第二放电部245。
第一放电部242可以将焊盘125与电源电压供应单元121之间产生的静电放电。第一放电部242可以包括连接在电源电压供应单元121与焊盘125之间的第一放电部分250b_1和第一钳位部分250a_1。第一放电部分250b_1可以包括NMOS晶体管，所述NMOS晶体管的栅极与源极彼此连接以形成反向二极管。第一钳位部分250a_1可以包括PMOS晶体管，所述PMOS晶体管的栅极与漏极彼此连接以形成正向二极管。
第二放电部245用于将焊盘125与接地电压供应单元151之间产生的静电放电。第二放电部245可以包括连接在焊盘125与接地电压供应单元151之间的第二钳位部分250a_2和第二放电部分205b_2。第二钳位部分250a_2可以是栅极与漏极彼此连接的NMOS晶体管。第二放电部分250b_2可以是栅极与源极彼此连接的PMOS晶体管。
当静电从焊盘125引入时，根据静电的类型，首先通过在朝向电源电压供应单元121或接地电压供应单元151的方向上设置的第一钳位部分250a_1或第二钳位部分250a_2来产生电压降。然后，通过第一放电部分250b_1或第二放电部分250b_2实现最终的放电。
根据本发明，稳压电路在静电可能泄漏的电压源之间具有钳位部和反向二极管，所述钳位部包括正向二极管，正向二极管被配置为首先对静电进行钳位和缓冲，反向二极管被配置为将缓冲和钳位了的静电放电。
当诸如静电的尖峰电压由钳位部钳位至特定电平时，被稳定的钳位电压被提供给放电部。因此，可以不用包括放电部的额外电路面积来消除静电。因此，可以减少静电保护电路的面积，半导体电路可以具有高集成度。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的具有稳压电路的半导体集成电路不应当限于描述的实施例。确切地说，本文所述的具有稳压电路的半导体集成电路应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (17)

1.一种半导体集成电路，包括：
第一电压供应单元，所述第一电压供应单元被配置为供应具有第一电平的电压；
第二电压供应单元，所述第二电压供应单元被配置为供应具有第二电平的电压，所述第二电平与所述第一电平不同；以及
稳压单元，所述稳压单元连接在所述第一电压供应单元与所述第二电压供应单元之间，且包括至少一个放电通道，所述至少一个放电通道包括钳位部和放电部，所述钳位部被配置为暂时降低从所述第一电压供应单元或所述第二电压供应单元引入的电压的电平，所述放电部被配置为将经过所述钳位部的电压放电至接地端子。
2.如权利要求1所述的半导体集成电路，其中，所述第一电压供应单元为电源电压供应单元，所述第二电压供应单元为接地电压供应单元。
3.如权利要求2所述的半导体集成电路，其中，所述稳压单元的所述至少一个放电通道包括：
第一放电通道，所述第一放电通道被配置为将从所述电源电压供应单元引入的静电放电至所述接地端子；以及
第二放电通道，所述第二放电通道被配置为将从所述接地电压供应单元引入的静电放电至所述接地端子。
4.如权利要求3所述的半导体集成电路，其中，所述第一放电通道包括：
第一钳位部，所述第一钳位部与所述电源电压供应单元连接；以及
第一放电部，所述第一放电部连接在所述第一钳位部与所述接地电压供应单元之间。
5.如权利要求4所述的半导体集成电路，其中，所述第二放电通道包括：
第二放电部，所述第二放电部与所述电源电压供应单元连接；以及
第二钳位部，所述第二钳位部连接在所述第二放电部与所述接地电压供应单元之间。
6.如权利要求1所述的半导体集成电路，
其中，所述钳位部包括正向二极管；并且
其中，所述正向二极管基于MOS晶体管结构形成。
7.如权利要求6所述的半导体集成电路，其中，构成所述钳位部的多个正向二极管串联连接。
8.如权利要求6所述的半导体集成电路，其中，所述钳位部还包括电阻器，所述电阻器与所述正向二极管并联连接。
9.如权利要求1所述的半导体集成电路，其中，所述第一电压供应单元为焊盘，所述第二电压供应单元为接地电压供应单元。
10.如权利要求9所述的半导体集成电路，其中，所述稳压单元的所述至少一个放电通道包括第一放电通道和第二放电通道，所述第一放电通道和所述第二放电通道被配置为将来自所述焊盘的静电放电至所述接地端子。
11.如权利要求10所述的半导体集成电路，
其中，所述第一放电通道包括第一钳位部和第一放电部，所述第一钳位部与所述焊盘连接，所述第一放电部连接在所述第一钳位部与所述接地电压供应单元之间；并且
其中，所述第二放电通道包括第二钳位部和第二放电部，所述第二钳位部与所述焊盘连接，所述第二放电部连接在所述第二钳位部与所述接地电压供应单元之间。
12.如权利要求11所述的半导体集成电路，其中，所述第一钳位部和所述第二钳位部包括连接成正向二极管型的MOS晶体管。
13.如权利要求12所述的半导体集成电路，其中，构成所述第一钳位部的MOS晶体管比构成所述第二钳位部的MOS晶体管具有更大的泄漏电流。
14.如权利要求12所述的半导体集成电路，其中，构成所述第一钳位部的MOS晶体管的宽度大于构成所述第二钳位部的MOS晶体管的宽度。
15.如权利要求12所述的半导体集成电路，其中，构成所述第一钳位部的MOS晶体管的沟道长度比构成所述第二钳位部的MOS晶体管的沟道长度短。
16.一种半导体集成电路，包括：
第一放电通道，所述第一放电通道连接在第一电压供应单元与第二电压供应单元之间，且包括第一正向二极管和第一反向二极管，所述第一正向二极管与所述第一电压供应单元连接，所述第一反向二极管连接在所述第一正向二极管与所述第二电压供应单元之间；以及
第二放电通道，所述第二放电通道连接在所述第二电压供应单元与所述第一电压供应单元之间，且包括第二正向二极管和第二反向二极管，所述第二正向二极管与所述第二电压供应单元连接，所述第二反向二极管连接在所述第二正向二极管与所述第一电压供应单元之间，
其中，所述第一电压供应单元被配置为供应具有第一电平的电压，
所述第二电压供应单元被配置为供应具有第二电平的电压，所述第二电平与所述第一电平不同，
所述第一正向二极管和所述第二正向二极管被配置为暂时降低从输入节点引入的电压的电平，
所述第一反向二极管和所述第二反向二极管被配置为将经过所述第一正向二极管或所述第二正向二极管的每个电压放电至接地端子。
17.如权利要求16所述的半导体集成电路，其中，所述第一电平比所述第二电平高。
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