CN102939595B

CN102939595B - 信号处理装置及其信号处理方法

Info

Publication number: CN102939595B
Application number: CN201080067123.7A
Authority: CN
Inventors: 金镇穆; 权赫灿; 李龙镐; 金基雄
Original assignee: KOREA STANDARD SCIENCE ACADEMY
Current assignee: KOREA STANDARD SCIENCE ACADEMY; Korea Research Institute of Standards and Science KRISS
Priority date: 2010-06-03
Filing date: 2010-07-27
Publication date: 2015-06-17
Anticipated expiration: 2030-07-27
Also published as: US20130093608A1; KR20110132737A; US8941516B2; CN102939595A; WO2011152589A1; KR101108017B1

Abstract

本发明涉及一种信号处理装置及其信号处理方法。所述信号处理方法包括以下步骤：接收包含信息帧（IF）的串行信号（SS），所述信息帧（IF）中包含相应通道的通道信息（CI）和数据信息（DI）；从所述串行信号（SS）中提取时钟信号（CLK）；当通过计算所述时钟信号时钟计数（CC）达到最大时钟计数（MCC）时，生成负载信号（LS）；根据所述负载信号（LS）将所述串行信号（SS）转换为并行信号（PS）；以及通过比较经并行转换的并行通道信息（P_CI）与指示负载信号的数量的负载计数（LC）来改变所述最大时钟计数（MCC）。

Description

信号处理装置及其信号处理方法

技术领域

本发明涉及一种信号处理装置，并且更具体地，涉及一种用于将串行信号处理为并行信号的装置。

背景技术

在磁屏蔽室（MSR）或射频屏蔽室（RFSR）中通过精密的传感器测量的电压信号传输至布置在屏蔽室外的数据采集（DAQ）板。DAQ板是用于将通过传感器或信号调节模块输出的电压信号转换成计算机可识别的数字信号的硬件。通常，安装在计算机上的DAQ板获取输出的电压信号，然后将电压信号传输至计算机。传输至计算机的电压信号储存在存储装置中或经分析和处理后显示在显示器上。

发明内容

技术问题

本发明的实施例提供一种无需标记信号就能提取通道信息和数据信息的信号处理装置。

本发明的实施例也提供一种无需标记信号就能够提取通道信息和数据信息的信号处理方法。

技术方案

在本发明的一方面中，信号处理方法可包括：接收包含信息帧的串行信号（SS），所述信息帧（IF）包含相应通道的通道信息（CI）和数据信息（DI）；从所述串行信号（SS）中提取时钟信号（CLK）；当通过计算时钟信号（CLK）时钟计数（CC）达到最大时钟计数（MCC）时，生成负载信号（LS）；根据所述负载信号（LS）将所述串行信号（SS）转换为并行信号（PS）；以及通过比较经并行转换的并行通道信息（P_CI）与指示负载信号（LS）的数量的负载计数（LC）来改变所述最大时钟计数（MCC）。

在本发明的另一方面中，信号处理装置可包括：时钟发生器，其接收包含信息帧的串行信号以从所述串行信号提取时钟信号（CLK），所述信息帧包含相应通道的通道信息和数据信息；时钟计数器，其接收所述时钟发生器的时钟信号，以便当时钟计数达到最大时钟计数（MCC）时输出负载信号（LS）；串行/并行转换器，其接收所述时钟信号（CLK）、所述负载信号（LS）和所述串行信号（SS），从而根据所述负载信号将所述串行信号（SS）转换为并行信号（LS）；以及负载信号校正器，其接收所述时钟信号（CLK）、所述负载信号（LS）和并行信号（PS）的预定位置的并行通道信息（P_CI），然后改变所述最大时钟计数（MCC）。

技术效果

根据本发明的实施例，信号处理装置从仅包含信息信号的串行信号中提取时钟信号和负载信号，并且自动校正负载信号的生成位置以确定信息帧。因此，所述信号处理装置能够在短时间内修复发生在串行信号传输中的信号传输错误。

附图说明

图1表示根据本发明一个实施例的信号处理装置。

图2表示根据本发明实施例的串行信号。

图3-5表示根据本发明其它实施例的信号处理装置。

图6是表示根据本发明一个实施例的信号处理方法的流程图。

图7和图8是表示根据本发明其它实施例的信号处理方法的流程图。

图9表示根据本发明再一个实施例的信号处理装置。

101：信号处理装置

127：负载信号校正器

121：时钟发生器

122：时钟计数器

123：串行/并行转换器

124：负载计数器

125：比较器

126：处理寄存器单元（a process register unit）

127：AND电路

具体实施方式

包含信息帧的串行数字信号无需同步信号即可通过光纤依次连续地传输。信息帧包含具有关于通道的信息的通道信息和具有相应通道的相应信息的数据信息。这种情况下，接收器接收的串行数字信号（SS）通过串行/并行转换器和负载信号（LS）转换为并行信号（PS）。然后，在并行信号中，在关于通道的信息被包含的位置比较并行通道信息和负载信号的生成计数，然后校正负载信号的生成位置。因此，可在准确的位置生成负载信号，以从接收到的串行信号中提取信息帧的通道信息和数据信息。

以下参照附图更完整地说明本发明，附图示出了本发明的优选实施例。但是，这里还可以以各种不同形式实现本发明。更确切地说，提供这些实施例以便对于本领域技术人员来说，本发明的公开内容是详尽和完整的，并且充分表达本发明的范围。在附图中，相同的附图标记指代相同的引用。

图1表示根据本发明一个实施例的信号处理装置。

参照图1，串行信号（SS）包含具有固定比特（n bit）的信息帧。信息帧包含通道信息和数据信息。串行信号（SS）包含连续提供的信息帧。串行信号（SS）可在其作为光信号在发射器（110）处输出之后提供给接收器（120）。

当串行信号（SS）通过光缆（119）传输，接收器（120）接收串行信号（SS）。然后，接收器（120）从连续的串行信号（SS）中识别信息帧，并且输出并行信号（PS）。并行信号（PS）可提供给数字输入/输出（DIO）板（130）。DIO板（130）接收并行信号（PS）并将接收到的并行信号（PS）提供给计算机（140）。计算机（140）可包含用于获得数据的应用软件。计算机（140）存储接收到的并行信号（PS）或利用软件处理通道的通道信息（CI）和数据信息（DI）。

发射器（110）包括模拟开关（112）、模数转换器（114）、时钟发生器（116）以及并行/串行转换器（118）。

模拟开关（112）包括连接至N个通道CH1~CHN的输入端口。输入至N个通道的信号是模拟信号，其可以是生物信号。生物信号可包括心电图（ECG）信号、脉冲信号、脑电图（EEG）信号、肌电图（EMG）信号以及生物磁信号中的至少一个。生物磁信号可以是脑磁图（magnetoenceephalogram）信号或心磁图（magnetocardiogram）信号。模拟开关（112）可根据通道选择信号（CSS）将具体输入端口的电压值提供给模数转换器（114）。

时钟发生器（116）可包括生成时钟信号（CK）的时钟单元和时钟计数器。时钟信号（CK）可用作与模数转换器（114）和/或模拟开关（112）的同步中的同步信号。时钟发生器（116）施加模数转换器（114）所需要的通道选择信号（CSS）并且控制模拟开关（112）。

模数转换器（114）可相继地或以确定的顺序接收模拟开关（112）的输出，然后在将接收到的输出转换为数字信号之后输出接收到的输出信号（DT）。

时钟发生器（116）将通道选择信号（CSS）提供给并行/串行转换器（118）。通道选择信号（CSS）可以是数字形式的并行信号。通道选择信号（CSS）可直接提供给模拟开关（112）或通过并行/串行转换器（118）提供给模拟开关（112）。

当模拟开关（112）响应于通道选择信号（CSS）工作时，相应通道的电压在模数转换器（114）中转换为数字信号（DT）。通道选择信号（CSS）和模数转换器（114）的输出信息（DT）构成信息帧（IF），该信息帧（IF）作为串行信号（SS）输出。也就是说，并行/串行转换器（118）形成信息帧，在该信息帧中相应通道的通道信息和电压信息结合，然后该信息帧作为串行信号输出。

根据本发明的改进实施例，串行信号（SS）在转换为光信号后通过光纤传输。然而，串行信号（SS）不限于光信号，并且可以是无线信号或有线信号（wired signal）。

通常，为获得准确的信息帧，发射器（110）可通过光缆将识别信息帧的负载信号传输给接收器。然而，在这种情况下，光缆的数量和电路增加。作为一种无需增加光缆数量的识别信息帧的方法，包含众所周知的开始数字信号（标志信号）的信息帧可在接收器接收信息帧之前传输。在这一点上，如果在接收器处检测到开始数字信号，生成用于确定信息帧的负载信号。传输具体的开始数字信号有两种方法。一种方法是一旦当电源刚接通，则传输开始数字信号，另一种方法是每当传输单个信息帧时，则传输开始数字信号。

在一旦当电源刚接通就传输开始数字信号的情况下，在电源刚接通之后发射器传输信息帧之前向接收器传输具体的开始数字信号。因此，建立信息帧接收模式或在接收器处生成负载信号。具体的开始数字信号具有足够的比特以从信息帧的信号中被识别，并且接收器进一步配置有生成具体的开始数字信号的电路。接收器总是早于发射器开机，并且当在其工作过程中错误地接收串行信号时不能获得准确的信息帧。如果接收器在其工作过程中没有获得信息帧，接收器再次复位，并且需要传输具体的开始数字信号。然而，当发射器通过一个光缆将开始数字信号传输至接收器以获得准确的信息帧时，不仅需要接收器，还需要另一个光传输电路。出于这个原因，附加电路的数量和功耗增加。此外，需要额外空间以安装附加电路，并且在接收器处出现相同的现象。

在每当传输单个信息帧时发射器传输具体的开始数字信号的情况下，甚至当接收器接收错误的串行信号，立即求补码。发射器和接收器的电源可不考虑其操作顺序，并且即使在接收器处发生错误，也不需要复位发射器。然而，因为具体的数字信号常常附加至信息帧然后被传输，增加光传输的串行信号的数字比特数会减小信息帧信号的传输速率。另外，发射器必须进一步包括用于生成具体数字信号然后与信息帧信号结合的电路，并且进一步配置用于在发射器处检测具体数字信号然后分离信息帧信号的电路。因此，增加了功耗以及操作发射器和接收器所需的空间。

根据本发明，虽然发射器没有传输具体的开始数字信号或识别信息帧的负载信号，通过光缆传输的串行信号本身确定信息帧。

不通过光缆从发射器将识别信息帧的负载信号传输至接收器，且不从发射器传输具体的开始数字信号。因此，发射器的串行信号传输系统不需要附加的电路和空间，节省了功耗和安装空间。另外，因为当施加电源时不需要具体的开始数字信号操作，发射器和接收器可不考虑顺序地在任何时间工作。另外，发射器在其工作期间不需要复位。另一方面，具体的开始数字信号总是附加至信息帧，因此不需要传输。也就是说，只传输信息帧信号。出于该原因，光传输的串行信号的传输速率没有减小。此外，因为接收器不需要用于一直检测具体的开始数字信号并分离信息帧信号的电路，节省了额外的功耗和空间。

图2表示根据本发明实施例的串行信号。

参照图2，串行信号包含连续设置的信息帧（IF）。因此，信息帧（IF）不包含在通道之间识别它们的标识信号。

信息帧（IF）包含通道信息（CI）和数据信息（DI）。数据信息（DI）是相应通道的输出信号或模数转换器的输出信号。在从起始通道（k=1）逐步增加至最大通道（k=n）后，通道信息（CI）可在开始通道重新开始。可以根据模数转换器的分辨率确定数据信息（DI）。在模数转换器的采样频率确定的情况下，分辨率与通道的数量成反比。

串行信号（SS）包含连续的信息帧（IF）。但是，串行信号可不包含检测单一信息帧的起始或结束的负载信号和/或标识信号。

图3表示根据本发明另一实施例的信号处理装置。

参照图3，信号处理装置从串行信号提取时钟信号（CLK），并生成负载信号（LS）以通过利用时钟信号（CLK）确定信息帧（IF）。用于确定信息帧（IF）的负载信号（LS）可被应用于串行信号和/或并行信号。

串行/并行转换器（123）接收串行信号（SS）、时钟信号（CLK）以及负载信号（LS）以输出并行信号。串行/并行转换器（123）根据负载信号（LS）确定信息帧（IF）。

串行/并行转换器（123）的输出端口可包括通道信息端口（OUT1~OUTm）和数据信息端口（OUTm+1~OUTn）。当负载信号（LS）与信息帧（IF）匹配，通道信息（CI）输出至通道信息端口（OUT1~OUTm），并且数据信息（DI）输出至数据信息端口（OUTm+1~OUTn）。

单个信息帧（IF）包括n比特信号，通道信息具有m个通道比特，数据信息具有（n-m）比特。在并行信号（PS）中，第1比特至第m比特提供通道信息，且第m+1比特至第n比特提供数据信息。当通过操作负载信号（LS）输出的并行信号（PS）与信息帧匹配，D1~Dm是通道信息，且Dm+1~Dn是数据信息。

当时钟信号（CLK）的计数与构成信息帧（IF）的数字比特的数量相一致时，可生成负载信号（LS）。当负载信号（LS）准确地确定信息帧（IF）时，通道信息（CI）从串行/并行转换器（123）的通道信息端口（OUT1~OUTm）输出，且数据信息（DI）从串行/并行转换器（123）的数据信息端口（OUTm+1~OUTn）输出。

当负载信号（LS）没有准确地与信息帧（IF）匹配时，信息帧（IF）的通道信息（CI）和数据信息（DI）分别在不同于通道信息端口（OUT1~OUTm）和数据信息端口（OUTm+1~OUTn）的位置输出。

图4表示根据本发明另一实施例的信号处理装置。

参照图4，当负载信号与信息帧不匹配时，并行通道信息（P_CI）从串行/并行转换器的通道信息端口（OUT1~OUTm）输出，且并行数据信息（P_DI）从数据信息端口（OUTm+1~OUTn）输出。但是，并行通道信息（P_CI）不包含通道信息（CI），并且并行数据信息（P_DI）不包含数据信息（DI）。也就是说，产生并行通道信息（P_CI），其中通道信息（CI）和数据信息（DI）混合，并且产生并行数据信息（P_DI），其中通道信息（CI）和数据信息（DI）混合。因此，为了输出准确的信息帧，负载信号（LS）的生成位置必须校正，使得D1的输出信号位于串行/并行转换器的输出端口OUT1。

图5表示根据本发明再一实施例的信号处理装置。

参照图5，信号处理装置（101）从串行信号（SS）提取时钟信号（CLK），然后通过利用该时钟信号（CLK）生成确定信息帧（IF）的负载信号（LS）。确定信息帧（IF）的负载信号（LS）可以施加于串行信号和/或并行信号。串行信号（SS）可以是光信号。信号处理装置（101）可包括传输串行信号（SS）的光波导和将串行信号提供至光波导的传输单元。

信号处理装置（101）包括：时钟发生器（121），其接收信息帧（IF）以从串行信号（SS）提取时钟信号（CLK），所述信息帧（IF）包含相应通道的通道信息（CI）和数据信息（DI）；时钟计数器（122），其接收时钟发生器（121）的时钟信号（CLK），从而当时钟信号（CLK）达到最大时钟计数（MCC）时输出负载信号（LS）；串行/并行转换器（123），其接收时钟信号（CLK）、负载信号（LS）和串行信号（SS）以根据负载信号（LS）将串行信号（SS）转换为并行信号（PS）；以及负载信号校正器（127），其接收时钟信号（CLK）、负载信号（LS）和并行信号（PS）预定位置的并行通道信息（P_CI），然后改变最大时钟计数（MCC）。

时钟发生器（121）接收串行信号（SS），从而输出时钟信号（CLK）和串行信息信号（SIS）。串行信息信号（SIS）是通过将串行信号（SS）与时钟信号（CLK）的同步生成的时间校正信号。串行信息信号（SIS）具有与串行信号（SS）相同的信息内容。串行信息信号（SIS）和时钟信号（CLK）可提供给串行/并行转换器（123）。串行/并行转换器（123）与时钟信号（CLK）同步以根据负载信号（LS）将串行信息信号（SIS）或串行信号（SS）输出为并行信号（PS）。

时钟计数器（121）接收时钟信号（CLK），并且计算时钟信号（CLK）的数目，从而当时钟信号（CLK）的数目等于n比特和/或等于对应于信息帧的预定的最大时钟计数（MCC）时输出负载信号（LS）。

负载信号（LS）作用于相应于最大时钟计数（MCC）的长度的串行信号，从而确定信息帧（IF）。负载信号（LS）控制串行/并行转换器（123）以将串行信号（SS）转换为并行信号（PS）。并行信号（PS）包括从串行/并行转换器（123）的通道信息端口（OUT1~OUTm）提供的并行通道信息（P_CI）和从其数据信息端口（OUTm+1~OUTn）提供的并行数据信息（P_DI）。

负载信号（LS）确定并行信号（PS）的信息帧（IF）。当获得确定并行信号（PS）的信息帧（IF）的负载信号（LS）时，可确定包含串行信息帧的串行信号。

关于通道信息（CI）的并行通道信息（P_CI）从串行/并行转换器（123）的通道信息端口（OUT1~OUTm）输出，并且关于数据信息（DI）的并行数据信息（P_DI）从其数据信息端口（OUTm+1~OUTn）输出。当并行通道信息和通道信息不匹配时，通过校正负载信号（LS）的生成位置确定信息帧。

负载信号校正器（127）可包括：负载计数器（124），其接收和输出并行通道信息（P_CI）并且直接接收或间接接收负载信号（LS），然后输出负载信号（LS）的生成计数的负载计数（LC）；比较器（125），其接收和比较并行通道信息（P_CI）和负载计数（LC），然后输出比较结果；以及处理寄存器单元（126），其接收时钟发生器（121）的时钟信号（CLK）以输出第1-第3时钟信号（1CLK、2CLK以及3CLK）。

负载信号校正器（127）包括：负载计数器（124），其计算负载信号（LS）的生成计数；以及比较器（125），其比较负载计数（LC）和并行通道信息（P_CI），负载计数（LC）是负载计数器（124）的输出信号。根据比较器（125）的输出（CO）校正在时钟计数器（122）处生成的负载信号（LS）的生成位置。

负载计数器（124）可直接或间接地接收负载信号（LS）并且计算负载信号的数量，从而向比较器（125）的第1输入端口（IN1）输出负载计数（LC）。可选择地，负载计数器（124）接收并行通道信息（P_CI）并且向比较器（125）的第1输入端口（IN1）输出接收到的并行通道信息（P_CI）。当设置输入端（Set端）为高时，负载计数器（124）可接受和输出并行通道信息（P_CI）。具体地，当比较器（125）的输出（CO）为高并且第2时钟信号（2CLK）生成时，使得设置输入端的状态为高。也就是说，AND（与门）电路（126）可接收比较器（125）的输出（CO）和第2时钟信号（2CLK）以提供输出信号给负载计数器（124）的设置输入端SET。

比较器（125）比较负载计数信号（LC）（或提供给第1输入端口（IN1）的并行通道信息（P_CI）与提供给第2输入端口（IN2）的并行通道信息（P_CI）。当两个输入值彼此相等，比较器（125）提供HIGH信号作为输出信号；当两个输入值彼此不相等，比较器（125）提供LOW信号作为输出信号。比较器（125）包括OE输入端。当生成负载信号时，OE输入端工作。OE输入端可响应于处理寄存器单元（126）的第3时钟信号（3CLK）而工作。

处理寄存器单元（126）在第1时钟信号（1CLK）期间控制负载计数器（124）。因此，负载计数器（124）改变负载计数（LC）。负载计数器（124）在第2时钟信号（2CLK）期间接收并行通道信息（P_CI），然后向比较器（125）提供接收到的并行通道信息（P_CI）作为第1输入（IN1）。比较器（125）在第3时钟信号（3CLK）期间激活。因此，比较器（125）可在第3时钟CLK期间从第2输入端口（IN2）接收并行通道信息（P_CI），然后比较接收到的并行通道信息（P_CI）与负载计数（LC）或者比较接收到的并行通道信息（P_CI）与负载计数器（124）提供的并行通道信息（P_CI）以向时钟计数器（122）提供输出信号（CO）。

在连续且重复出现的N通道模拟电压的输出通过将通道信息和相应通道的电压结合而形成带有串行数字信号的各个通道的串行信息帧之后，并行/串行转换器和模数转换器相继地光传输上述各个通道的串行信息帧。接收器接收传输的连续重复的串行信号。

根据本发明的实施例，串行信号本身确定信息帧以找到每个通道和相应通道的电压信息。无论发射器先工作，还是接收器先工作，根据本发明的信号处理器可控制传输和接收系统。并且即使当信息帧因串行信号的不稳定而丢失，信号处理装置可立即恢复。当由于连续传输的信息帧的通道信息的相继增加，传输通道是4个或更多时，信号处理装置本身确定信息帧，不受最多通道的限制，由此信号处理装置能够解析相应通道的电压信息和通道信息。

当发射器在传递一个帧信息后传输下一个信息帧时，通道信息具有恒定的规则。比如，通道信息（CI）会相应地增加。因此，在信号处理装置（101）中，下一个n比特串行信号（SS）的并行通道信息（P_CI）在输出n比特串行信号之后增加1。也就是说，当一个信息帧的通道值是k，下一个信息帧的通道值是k+1。如果传递信息帧直到其具有最大通道值，其返回初始通道值。也就是说，信息帧的通道值在下一个通道相继地增加，并且当通道值达到最大值，下一个通道返回至初始通道值。重复该操作。通道值的改变可允许在信息帧中找到通道信息，然后可利用通道信息获得负载信号（LS）。

假设恰好稍前的负载信号（LS）（a just previous load signal）准确地指示信息帧（IF），因此不需要校正，负载信号校正器（127）不改变负载信号（LS）的生成位置。当从串行信号（SS）提取的时钟信号（CLK）输入至时钟计数器（122），n个时钟信号（CLK）通过时，生成负载信号（LS）。负载信号（LS）在串行/并行转换器（123）中将串行信号（SS）转换为并行信号（PS），然后对应于来自并行输出（PS）的通道信息的通道信息端口（OUT1~OUTm）的并行通道信息（P_CI）被提取出。负载信号（LS）被输入至负载计数器（124），以输出作为将恰好稍前的值加1得到的数值的负载计数（LC）。比较器（125）比较并行通道信息（P_CI）与负载计数（LC）。如果它们彼此相同，串行/并行转换器（123）的并行输出（PS）被确定为信息帧。也就是说，当并行通道信息（P_CI）和负载计数（LC）彼此相同，比较器（125）的输出（CO）被输出为低。当比较器（125）的两个输入彼此不同，比较器（125）的输出（CO）被输出为高。

如果比较器（125）的输出（CO）为高，当生成n+1个时钟信号时，时钟计数器（122）生成负载信号（LS）。然后，时钟计数器（122）可恢复计为n。

当负载信号（LS）在第n+1个时钟信号生成时，在串行/并行转换器（123）的并行输出（PS）中的每个信息帧的位置从恰好稍前的位置向前移1比特。

当并行通道信息（P_CI）和负载计数（LC）彼此不相同，可存在时钟计数器（122）生成负载信号（LS）的不同位置。比如，串行/并行转换器（124）的信息帧的位置从稍前的位置向后移1比特。

当负载信号（LS）以校正的时钟信号（CLK）的数量生成时，负载计数器（124）设置为将串行/并行转换器（123）的并行通道信息（P_CI）读取为SET IN，然后将读取的并行通道信息（P_CI）设置为原始通道信息参考值或负载计数（LC）。同样负载计数器（124）将并行通道信息（P_CI）作为比较器（125）的第1输入（IN1）传输。

因为比较器（125）接收负载计数（LC）和与负载计数（LC）的值相同的同一并行通道信息（P_CI），比较器（125）的输出（CO）变为低。校正时钟计数器（122），使得当n个时钟信号（CLK）通过时，生成负载信号（LS）。

此后将对校正确定信息帧在串行信号的位置的负载信号的方法描述如下。

图6是表示根据本发明一个实施例的信号处理方法的流程图。

参照图6，信号处理方法包括：接收包含信息帧（IF）的串行信号（SS），所述信息帧（IF）包含相应通道的通道信息（CI）和数据信息（DI）（步骤S112）；从串行信号（SS）中提取时钟信号（CLK）（步骤S120）；当通过计算时钟信号（CLK）时钟计数达到最大时钟计数（MCC）时，生成负载信号（LS）（步骤S130）；根据负载信号（LS）将串行信号（SS）转换为并行信号（PS）（步骤S140）；以及通过将经并行转换的并行通道信息（P_CI）与指示负载信号（LS）数量的负载计数（LC）进行比较来改变最大时钟计数（MCC）（步骤S150）。

串行信号（SS）可作为光信号通过光缆传输。串行信号（SS）可具有这样的结构，在该结构中，每个包含相应通道的通道信息（CI）和数据信息（DI）的信息帧连续地、一个接着一个地设置。该通道可设置为N个通道，且信息帧的长度可以是n比特。

可从串行信号（SS）中提取时钟信号（CLK）。时钟信号（CLK）的数量可通过时钟计数器计算。时钟计数器的最大时钟计数（MCC）可设置为n。初始时钟计数（CC）可设置为0（步骤S110）。最大负载计数（MLC）可设置为N，N为最大通道数量。

步骤S130包括：增加时钟计数（CC）（步骤S132）；将时钟计数（CC）与最大时钟计数（MCC）进行比较（步骤S134）；当初始时钟计数（CC）是最大时钟计数（MCC）时，生成负载信号（LS）（步骤S136）；以及复位时钟计数（CC）（步骤S138）。当时钟计数（CC）不是最大时钟计数（MCC）时，程序可返回步骤S112。因此，当时钟计数（CC）是最大时钟计数（MCC）时，生成负载信号（LS）并且时钟计数（CC）复位。负载信号（LS）可通过时钟计数器输出。

步骤S150包括：当生成负载信号（LS）时，增加负载计数（LC）（步骤S151）；将最大的负载计数（LC）与规定的参考值n进行比较（步骤S152）；当最大时钟计数（MCC）与规定的参考值n不同时，将负载计数（LC）改变为并行通道信息（P_CI）（步骤S153）；将并行通道信息（P_CI）与负载计数（LC）进行比较（步骤（S154）；当并行通道信息（P_CI）和负载计数（LC）不同时，改变最大时钟计数（MCC）（S156）；当并行通道信息（P_CI）和负载计数（LC）相同时，将最大时钟计数（MCC）设置为规定的参考值n（S155）；将负载计数（LC）与规定的最大负载计数（MLC）进行比较（S157）；以及当负载计数（LC）为规定的最大负载计数（MLC时），复位负载计数（LC）（S158）。

当并行通道信息（P_CI）和负载计数（LC）不同时，最大时钟计数（MCC）可改变为n+1或n-1。最大时钟计数（MCC）可以其它不同的方式改变。

另外，负载计数（LC）的变换不限于“LC=LC+1”。“LC=LC+1”对应于通道信息相继增加的情况。因此，负载计数可根据通道信息的排列顺序做不同地改变。

另外，步骤155在生成负载信号（LS）之后的任何时间执行都可以。

图7是表示根据本发明其它实施例的信号处理方法的流程图。

参照图5-7，信息帧具有32比特（n=32）。时钟发生器接收串行信号（SS）以生成时钟信号（CLK）。

开始，负载计数（LC）具有M个并且并行通道信息（P_CI）具有K1个。然后，这对应于最大时钟计数（MCC=32）以生成负载信号（LS）。串行/并行转换器（123）输出并行通道信息（P_CI）。

通过处理寄存器单元的第1时钟（1CLK），负载计数（LC）变化为LC+1。因为比较器的输出（CO）因第2时钟（2CLK）而为低状态，负载计数器的SET保持在低状态，并因此负载计数器输出负载计数（LC）。因此，比较器在第3时钟（3CLK）期间对并行通道信息（P_CI）与负载计数（LC）进行比较，并且，因为他们具有不同的值，比较器的输出（CO）变为高。比较器的输出（CO）提供给时钟计数器以将最大时钟计数（MCC）改变为n+1。

接下来，第2负载信号（LS）在第33时钟信号（CLK）期间生成。因此，负载计数（LC）改变为LC+1。但是，因为比较器的在前输出为高或MCC=n+1，负载计数器的SET变为高，且因此负载计数（LC）变化为（P_CI）。也就是说，负载计数（LC）设置为第1通道信息参考值。

然后，因为比较器接收相同的输入K3，比较器的输出（CO）变为低。最大时钟计数（MCC）恢复为原始状态（MCC=n）。

接下来，第3负载信号（LS）在第32时钟信号（CLK）期间生成。并行通道信息（P_CI）是K4，并且负载计数（LC）为K3+1。在这种情况下，因为K4和K3+1具有不同的值，比较器的输出变为高。最大时钟计数（MCC）变为n+1。

在下一个步骤，负载计数（LC）设置为第2通道信息参考值。

重复上述步骤可允许信息帧和负载信号的生成位置彼此匹配。

图8是表明根据本发明再一实施例的信号处理方法的流程图。

参照图5、6以及图8，信息帧具有32比特（n=32）。时钟发生器接收串行信号（SS）以生成时钟信号（CLK）。

接下来，第2负载信号（LS）在第33时钟信号（CLK）期间生成。因此，负载计数（LC）改变为LC+1。但是，因为先前的比较器的输出为高或MCC=n+1，负载计数器的SET变为高，且因此负载计数（LC）变化为（P_CI）。然后，因为比较器接收相同的输入（K3），比较器的输出（CO）变为低。最大时钟计数（MCC）恢复为初始状态（MCC=n）。

接下来，第3负载信号（LS）在第32时钟信号（CLK）期间生成。并行通道信息（P_CI）是K3+1，并且负载计数（LC）为K3+1。因为负载计数（LC）和并行通道信息（P_CI）具有相同的值，比较器的输出变为低。因此信息帧和负载信号的生成位置彼此匹配。

图9表示根据本发明另一个实施例的信号处理装置。

参照图9，串行/并行转换器（123）的并行通道信息（P_CI）与负载计数（负载计数器的输出）不匹配。如果图7中描述的步骤“MCC=n+1”重复5次，信息帧和负载信号的位置信息可彼此匹配。

尽管结合附图中所示的本发明的实施例对本发明进行了描述，但本发明并不局限于此。本领域技术人员应当明白，可以在不脱离本发明的范围和精神的情况下进行各种替换、修改和变化。

Claims

1.一种信号处理方法，其包括以下步骤：

接收包含信息帧(IF)的串行信号(SS)，所述信息帧(IF)包含相应通道的通道信息(CI)和数据信息(DI)；

从所述串行信号(SS)中提取时钟信号(CLK)；

当通过计算所述时钟信号(CLK)时钟计数(CC)达到最大时钟计数(MCC)时，生成负载信号(LS)；

根据所述负载信号(LS)将所述串行信号(SS)转换为并行信号(PS)；以及

通过比较经并行转换的并行通道信息(P_CI)与指示所述负载信号(LS)的数量的负载计数(LC)来改变所述最大时钟计数(MCC)，

其中，所述改变所述最大时钟计数的步骤包括：

当生成所述负载信号时，增加所述负载计数；

当所述最大时钟计数与规定的参考值不同时，将所述负载计数改变为所述并行通道信息；

当所述并行通道信息与所述负载计数不同时，改变所述最大时钟计数，而当所述并行通道信息与所述负载计数相等时，将所述最大时钟计数设置为所述规定的参考值；以及

当所述负载计数是所述规定的最大时钟计数时，复位所述负载计数。

2.一种信号处理方法，其包括以下步骤：

从所述串行信号(SS)中提取时钟信号(CLK)；

其中，所述当通过计算所述时钟信号时钟计数达到最大时钟计数时生成负载信号的步骤包括：

增加时钟计数；

比较所述时钟计数与所述最大时钟计数；

当所述时钟计数是所述最大时钟计数时，生成所述负载信号；以及

复位所述时钟计数。

3.如权利要求1或2所述的信号处理方法，进一步包括以下步骤：将所述并行信号传输至计算机。

4.如权利要求1或2所述的信号处理方法，其中，所述并行信号通过光信号的形式传输。

5.如权利要求1或2所述的信号处理方法，其中，所述串行信号连续且重复地传输，并且实时转换所述并行信号。

6.一种信号处理方法，其包括以下步骤：

接收包含信息帧的串行信号，所述信息帧包含相应通道的通道信息和数据信息；以及

从所述串行信号中提取负载信号，所述负载信号将所述串行信号转换为并行信号，然后通过比较指示所述负载信号的数量的负载计数(LC)与经过并行转换的并行通道信息(P_CI)来校正所述负载信号的生成位置，

其中，通过串行/并行转换器将所述串行信号转换为所述并行信号，所述串行/并行转换器的并行输出的具体位置的值设置为所述并行通道信息，通过计算所述负载信号的计数设置所述负载计数，然后通过比较所述并行通道信息与所述负载信号来改变所述负载信号的生成位置。

7.一种信号处理装置，其包括：

时钟发生器，其设置为接收包含信息帧的串行信号以从所述串行信号中提取时钟信号(CLK)，所述信息帧包含相应通道的通道信息和数据信息；

时钟计数器，其设置为接收所述时钟发生器的时钟信号，以便当时钟计数达到最大时钟计数(MCC)时，输出负载信号(LS)；

串行/并行转换器，其设置为接收所述时钟信号(CLK)、所述负载信号(LS)和所述串行信号(SS)以根据所述负载信号(LS)将所述串行信号(SS)转换为并行信号(PS)；以及

负载信号校正器，其设置为接收所述时钟信号(CLK)、所述负载信号(LS)和所述并行信号(PS)的预定位置的并行通道信息(P_CI)，并且改变所述最大时钟计数(MCC)，

其中，所述串行信号是光信号。

8.一种信号处理装置，其包括：

进一步包括：

光波导，其设置为传输所述串行信号；以及

光发射器，其设置为将所述串行信号提供给所述光波导。

9.一种信号处理装置，其包括：

其中，所述负载信号校正器包括：

负载计数器，其设置为接收和输出所述并行通道信息，并且直接或间接地接收所述负载信号，然后输出所述负载信号的生成计数的负载计数；

比较器，其设置为接收并比较所述并行通道信息与所述负载计数，然后输出比较的结果；以及

处理寄存器单元，其设置为接收所述时钟发生器的所述时钟信号以输出第1时钟信号、第2时钟信号以及第3时钟信号。

10.如权利要求9所述的信号处理装置，其中，当所述比较器的输出为高并且所述第2时钟信号被生成时，所述负载计数器接收并输出所述并行通道信息。

11.一种信号处理装置，其包括：

时钟计数器，其设置为通过利用所述时钟发生器的所述时钟信号来输出负载信号(LS)；

串行/并行转换器，其设置为接收所述负载信号(LS)和所述串行信号(SS)以根据所述负载信号(LS)将所述串行信号(SS)转换为并行信号；以及

负载信号校正器，其设置为通过利用所述负载信号(LS)和所述并行信号(PS)来校正所述负载信号的生成位置，

进一步包括：

光波导，其设置为传输所述串行信号；以及

光发射器，其设置为将所述串行信号提供给所述光波导。