CN102931118A - 外延缺陷分析结构及制造方法和外延缺陷的分析方法 - Google Patents

Abstract

本发明提供一种外延缺陷分析结构，包括：半导体衬底，半导体衬底的一部分表面形成有外延生长区域，暴露出阻挡层保护区域保护的半导体衬底的另一部分表面；外延层，形成于外延生长区域上。本发明还提供一种外延缺陷分析结构的制造方法。本发明又提供一种外延缺陷的分析方法，对外延缺陷分析结构中的阻挡层保护区域所保护的半导体衬底和外延生长区域中形成的外延层进行缺陷相关性分析对比，判断形成外延层中的外延缺陷来自于外延工艺、外延前半导体制造工艺、还是半导体衬底，避免进行缺陷相关性分析对比时，形成有外延的半导体衬底与未做外延的半导体衬底不是同一半导体衬底，导致在材料选取和外延加工过程中所选取样品存在不完全一致的问题。

Description

外延缺陷分析结构及制造方法和外延缺陷的分析方法

技术领域

本发明属于半导体制造工艺技术领域，具体涉及一种外延缺陷分析结构、外延缺陷分析结构的制造方法以及利用外延缺陷分析结构进行外延缺陷的分析方法。

背景技术

集成电路制造中外延工艺是在具有一定晶向的衬底上，在一定的条件下采用化学气相沉积生长等方法，沿着衬底原来的结晶轴方向，生长出导电类型、电阻率、厚度、晶格结构、完整性等参数都符合产品结构要求的新单晶体层的过程，这层单晶层叫做外延层。

外延淀积过程中，受衬底和外延工艺的影响，在外延层中会出现外延缺陷(Epitaxy Defect)。从外延缺陷在外延中的位置可分为两大类：一类是在表面的外延缺陷，一般都可以通过金相显微镜可以观察到，如角体锥，圆锥体、月牙、鱼尾、橘皮，云雾状表面等；另一类是存在外延层内部的晶格结构缺陷，如层错、滑移位错、析出杂质等。外延缺陷的存在，使严格按晶体排列规律结合的单晶体发生改变，半导体结构制作在具有缺陷的硅片上会出现漏电、良率失效、功能失效等异常。

外延缺陷产生的原因，一般都是由衬底材料、衬底表面、外延前工艺、外延生长过程中引入的。在实际中，有些外延缺陷起源于外延层内部，而有些外延缺陷却起源于衬底内部甚至衬底表面，但由外延生长规律和特性，在非晶体键位衔接的位置不会生长晶体，起源于衬底内部甚至衬底表面的缺陷进行外延后会被放大延伸到外延表面，更复杂的情况还有可能在衬底和外延层中都会引起相同的缺陷，因此在实际的生产中，如何判定外延缺陷是从衬底引入的还是从外延加工过程中导致的是我们所要解决的问题。图1所示为常见的外延缺陷示意图。其中10为衬底，11为外延层。图1所示的衬底10中，会存在不同种类和程度的缺陷，如10a为衬底中的月牙或鱼尾状的堆垛层错导致的缺陷，这类缺陷表现为从一端开始并沿着一定方向伸长的凹坑；10b为常见的氧化诱生缺陷，通常表现为杆状，但一般都会和10a的同时出现。同时，在所述外延层11中，11a为较为常见的堆垛层错，一般由所述衬底10析出物或表面残留的氧化层、碳氢物导致；11b为存在所述衬底10中并连续延伸到所述外延层11中的线位错；11c为表面工艺相关的锥体缺陷，在所述外延层11中表现为小尖峰突起，如角锥体、圆丘体等其他生长体，外延工艺中温度较低、源气体浓度太高、生长系统气氛沾污，以及衬底表面质量差、衬底晶向异常等都会导致椎体缺陷；11d为外延工艺中引起的外延析出物质；11e为所述衬底10或衬底表面大面积堆垛延伸到所述外延层11形成的堆垛层错。从以上示例中可以看出，当所述衬底10的缺陷靠近所述外延层11时，所述衬底10的缺陷会在外延过程中变成源头，外延后缺陷会被放大。所以在所述衬底10加工过程中，除了非常严格的单晶制备流程外，还有一步吸杂的过程，使这些缺陷的诱因如氧离子、金属离子等远离硅片正面，远离外延层，形成称为“安全区”或“过渡区”层次，所述“安全区”或“过渡区”的厚度H通常为50um左右。

在传统的外延缺陷分析方法中，通常是对外延后有异常的硅片进行显微镜观察，确认外延表面情况后，再通过对缺陷位置的正面或侧面的铬酸腐蚀后确认所述外延层11、衬底10、衬底到外延这一过渡区的缺陷种类、数量、密度、形状、大小、距离等数据，以及现场工艺数据如外延温度、气体流量、生长速率、腔体压力、炉体完好程度检查等内容，综合判定外延缺陷的原因，然而这种方法过程复杂，通常都需要找相关的未做外延的衬底做模拟实验，当怀疑衬底问题时，更需要做足够的实验以提供更多数据，造成物料、产能、人力的浪费，由于形成有一外延层11的衬底10与用于进行缺陷分析对比的未做外延的衬底容易在材料选取和外延加工过程中存在不完全一致，特别对于外延工艺能力有限、工艺波动较大的生产加工企业，往往异常的重复性无法保证再次重现，从而使外延缺陷的调查分析存在很多变数。

因此，本发明需要提供一种外延结构，可以避免形成有外延的衬底与用于找寻相关数据的未做外延的衬底在材料选取和外延加工过程中存在不完全一致的问题。

发明内容

本发明的目的在于提供一种外延缺陷分析结构及制造方法和外延缺陷的分析方法，使外延后在同一衬底上具有生长外延和不生长外延的图形，通过对比生长有外延的衬底和未生长外延的衬底的缺陷相关性，分析判断外延缺陷来自于外延工艺、外延前半导体制造工艺还是半导体衬底。

为了解决上述问题，本发明提供一种外延缺陷分析结构，包括：

一半导体衬底，所述半导体衬底的一部分表面形成有一外延生长区域，暴露出一阻挡层保护区域保护的所述半导体衬底的另一部分表面；

一外延层，形成于所述外延生长区域上。

进一步的，外延缺陷分析结构还包括一半导体结构，分别形成于所述外延生长区域中以及部分所述阻挡层保护区域中。

进一步的，对于双极型电路所用的半导体衬底为<111>晶向的P型半导体衬底。

进一步的，所述外延层的厚度为1～100um。

进一步的，所述阻挡层保护区域的图形的横向和纵向的最小尺寸均大于外延层厚度。

根据本发明的另一方面，提供一种外延缺陷分析结构的制造方法，包括如下步骤：

提供一半导体衬底；

在所述半导体衬底上形成一阻挡层；

去除部分阻挡层，形成一阻挡层保护区域以及在暴露出的所述半导体衬底上形成一外延生长区域；

进行外延工艺，所述阻挡层保护区域上不生长外延，所述外延生长区域生长外延，形成一外延层；

去除所述阻挡层，形成一外延缺陷分析结构。

进一步的，去除部分阻挡层采用干法或湿法刻蚀，且过刻控制在10％以内。

进一步的，所述阻挡层的厚度为

进一步的，所述阻挡层使用的材料为二氧化硅或氮化硅或多晶硅。

进一步的，所述外延层的厚度为1～100um。

进一步的，所述阻挡层保护区域的图形的横向和纵向的最小尺寸均大于外延层厚度。

进一步的，所述外延工艺采用的参数为：外延气体为二氯硅烷，掺杂气体为磷烷，淀积温度为1050～1200℃，淀积速率为0.35um～0.45um/min。

进一步的，进行外延工艺步骤前，在所述外延生长区域中制作一半导体结构；去除所述阻挡层步骤后，在部分所述阻挡层保护区域中制作所述半导体结构。

根据本发明的又一方面，提供一种外延缺陷的分析方法，包括如下步骤：

提供一外延缺陷分析结构；

对所述外延缺陷分析结构进行技术处理；

对所述外延缺陷分析结构中的阻挡层保护区域所保护的半导体衬底和外延生长区域中形成的外延层进行缺陷相关性分析对比；

判断形成所述外延层中的外延缺陷来自于外延工艺、外延前半导体制造工艺、还是半导体衬底。

进一步的，所述技术处理为显微镜检查或扫描电镜技术，当采用所述显微镜检查时，采用金相显微镜或具有分辨台阶形貌的显微镜。

进一步的，所述技术处理为铬酸腐蚀工艺时，所述铬酸腐蚀工艺采用铬酸腐蚀液，腐蚀时间为10秒～5分钟。

进一步的，缺陷相关性分析对比过程中，对缺陷点的特征采用正面和侧面结合的方式进行分析确认。

进一步的，进行所述技术处理步骤后，对分别形成在所述外延层以及形成在所述阻挡层保护区域所保护的半导体衬底上的缺陷种类、数量、密度、形状、大小和距离进行缺陷相关性分析对比。

由上述技术方案可见，本发明提供一种外延缺陷分析结构，包括一半导体衬底和外延层，所述半导体衬底的一部分表面形成有一外延生长区域，暴露出一阻挡层保护区域保护的所述半导体衬底的另一部分表面；所述外延层形成于所述外延生长区域上。本发明还提供一种外延缺陷分析结构的制造方法，利用在具有阻挡层的半导体衬底上不生长外延的特性，使外延后在同一半导体衬底上具有生长形成的外延层和不生长外延的区域，去除阻挡层后，在不生长外延的区域暴露出半导体衬底。本发明又提供一种外延缺陷的分析方法，通过去除阻挡层后，具有阻挡层保护区域保护的半导体衬底由于不生长外延可以作为半导体衬底的模型，不具有阻挡层的区域生长的外延层作为外延生长的模型，通过显微镜检查、铬酸腐蚀工艺、SEM(扫描电镜)等技术处理后分析对比这两个区域的缺陷相关性，从而分析判断外延缺陷来自于外延工艺还是半导体衬底。和现有的外延缺陷分析方法相比，本发明的外延缺陷的分析方法具有以下优点：

1.在同一个样品上制作外延并保留半导体衬底的一致性，将半导体衬底材料的差异、外延工艺的波动以及设备炉次间的差异等因素规避；

2.外延缺陷分析采样过程中可以对同一样品上制作的半导体衬底和外延层一次性完成或取样个数较少，排除了进行铬酸腐蚀工艺时，由于铬酸腐蚀液浓度、腐蚀时间等因素对不在同一样品上制造的半导体衬底和外延层造成的波动，保证外延缺陷分析的准确性；

3.采样时使用半导体衬底数量、产能占用、人力时间成本明显低于现有的方法；

4.方法简单快捷，具备很强的操作性，可以用于监控样片，甚至还可作为正常的产品片进行后续工艺加工，形成新的产品。

附图说明

图1是传统常见的外延缺陷示意图；

图2是本发明外延缺陷分析结构的制造方法的流程示意图；

图3a至图3e是本发明外延缺陷分析结构的制造方法示意图；

图4是本发明外延缺陷的分析方法的流程示意图；

图5a是本发明外延缺陷的分析方法中外延缺陷的侧面示意图；

图5b是本发明外延缺陷的分析方法中外延缺陷的正面示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。

参见图2，本发明提供一种外延缺陷分析结构的制造方法流程为：

S10：提供一半导体衬底；

S11：在所述半导体衬底上形成一阻挡层；

S12：去除部分阻挡层，形成一阻挡层保护区域以及在暴露出的所述半导体衬底上形成一外延生长区域；

S13：进行外延工艺，所述阻挡层保护区域上不生长外延，所述外延生长区域生长外延，形成一外延层；

S14：去除所述阻挡层，形成一外延缺陷分析结构。

以图2所示的方法流程为例，结合附图3a至3e，对一种外延缺陷分析结构的制造方法进行详细描述。

S10：提供一半导体衬底。

参见图3a，提供一半导体衬底31，所述半导体衬底31可以是硅衬底、锗硅衬底、III-V族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底。本实施例中采用的是硅衬底。更具体地，本实施例中采用的硅衬底可以形成有MOS场效应晶体管或双极型晶体管等半导体器件。对于双极型电路所用的半导体衬底以<111>晶向的P型半导体衬底为主。

S11：在所述半导体衬底上形成一阻挡层。

参见图3b，在所述半导体衬底31上形成一阻挡层32。所述阻挡层32可以一次生长而成，也可以结合具体流程多道工序累积得到。

具体的，所述阻挡层使用的材料可以为二氧化硅或氮化硅或多晶硅；所述阻挡层的厚度可以为

因为对于后续工艺制作质量要求很高的外延层时，通常在外延前会安排HCL(氯化氢)气体抛光，HCL气体抛光的目的是为了将所述半导体衬底31表面隐含的杂质和损伤层腐蚀掉，释放表面应力，改善所述半导体衬底31表面的平滑度等来优化所述半导体衬底31的质量，如果所述阻挡层32的厚度偏薄，在HCL抛光的过程中所述阻挡层32被腐蚀光，达不到阻挡的效果，或是如果HCL气体抛光时间长，也会增加图形畸变和降低掺杂浓度。因此，本实施例中为了验证外延缺陷是否是所述半导体衬底31的原因，可以不做HCL气体抛光。

S12：去除部分阻挡层，形成一阻挡层保护区域以及在暴露出的所述半导体衬底上形成一外延生长区域。

参见图3c，在所述阻挡层32上进行匀胶、曝光、显影、刻蚀和去胶等工艺，选择性地去除部分阻挡层，使剩余的部分阻挡层32形成一阻挡层保护区域33a，用以保护阻挡层保护区域33a覆盖的半导体衬底31，在暴露出的所述半导体衬底31上形成一外延生长区域33b。所述刻蚀可以采用干法或湿法刻蚀，但过刻控制在10％以内，过刻太多会使所述半导体衬底31的表面出现损伤。

更进一步的，本实施例中采用湿法刻蚀，可保证所述阻挡层去除区域暴露出的外延生长区域33b的表面较完好的保留住原有半导体衬底31的状态。所述阻挡层32使用的材料为二氧化硅时，湿法刻蚀去除部分阻挡层32采用的是HF(氢氟酸)溶液，不能用缓冲氧化硅腐蚀(buffered oxide etch，BOE)溶液，因为BOE溶液在硅片具有损伤、沾污、缺陷时容易出现腐蚀硅。

更进一步的，去除部分阻挡层后，在实际后续外延工艺过程中，因为在剩余的所述阻挡层32到外延生长区域33b的边沿会生成多晶，聚集的多晶会积累并从外延边界往阻挡层上延伸，因此所述阻挡层保护区33a的图形的横向X和纵向Y(未标示)的最小尺寸均大于后续工艺制作的外延层的厚度，可以保证所述阻挡层保护区33a的图形不会被聚集的多晶掩盖。

S13：进行外延工艺，所述阻挡层保护区域上不生长外延，所述外延生长区域生长外延，形成一外延层。

参见图3d，进行外延工艺，利用在具有所述阻挡层32的半导体衬底31上不生长外延的特性，所述阻挡层保护区域33a上不生长外延，而所述外延生长区域33b生长外延，形成一外延层34。因此，使具有所述阻挡层保护区域33a上不生长外延区34a对应步骤S12的所述阻挡层保护区域33a，其余区域生长外延区34b对应步骤S12的所述外延生长区域33b。

具体的，所述外延工艺采用的参数为：外延气体为二氯硅烷(SiH₂CL₂)，掺杂气体为磷烷(PH₃)，淀积温度为1050～1200℃，淀积速率为0.35um～0.45um/min。利用所述外延工艺形成的外延层的厚度为1～100um。

更进一步的，进行外延工艺步骤前，在所述外延生长区域33b对应的半导体衬底31中制作一半导体结构。所述半导体结构可以是通过制作N型埋层和/或P型隔离形成的半导体结构，也可以是通过制作N阱和P阱而形成的半导体结构，或是通过制作N型埋层和/或P型隔离、N阱和P阱而形成的半导体结构。

S14：去除所述阻挡层，形成一外延缺陷分析结构。

参见图3e，去除所述阻挡层32，形成一外延缺陷分析结构。所述去除所述阻挡层32的工艺参见步骤S12，在此不再一一赘述。可见，所述外延缺陷分析结构包括所述半导体衬底31和外延层34，所述半导体衬底31的一部分表面形成有所述外延生长区域33b，并暴露出所述阻挡层保护区域33a所保护的半导体衬底的另一部分表面，所述外延层34形成于所述外延生长区域33b上。并且，由于所述阻挡层保护区33a的图形的横向X和纵向Y(未标示)的最小尺寸均大于后续工艺制作的外延层的厚度，所以，所述阻挡层保护区域33a暴露出的半导体衬底31的图形的横向X和纵向Y的最小尺寸也大于外延层的厚度。

更进一步的，在所述外延生长区域33b对应的半导体衬底31中通过进行N型和/或P型掺杂制作的半导体结构，除图形上的区别外，在后续的高温修复、外延生长过程中，出现的缺陷也是不相同的，所以在去除所述阻挡层步骤后，也可以在所述阻挡层保护区域33a所要保护的部分半导体衬底中进行相应的N型、P型掺杂和/或非掺杂图形制作所述半导体结构，后续可用来对比外延后的缺陷情况，这对分析不同掺杂种类、浓度在外延中的缺陷等具有重要的意义。

根据提供的所述外延缺陷分析结构，参加图4，本发明还提供一种外延缺陷的分析方法的流程为：

S20：提供一外延缺陷分析结构；

S21：对所述外延缺陷分析结构进行技术处理；

S22：对所述外延缺陷分析结构中的阻挡层保护区域所保护的半导体衬底和外延生长区域中形成的外延层进行缺陷相关性分析对比；

S23：判断形成所述外延层中的外延缺陷来自于外延工艺、外延前半导体制造工艺、还是半导体衬底。

以图4所示的方法流程为例，结合附图3e、附图5a和附图5b，对一种外延缺陷的分析方法进行详细描述。

S20：提供一外延缺陷分析结构。

参见图3e，提供所述外延缺陷分析结构。

本发明提供的外延缺陷分析结构在同一个样品上制造获得，因此，在同一样品上制作外延并保留了半导体衬底的一致性，将半导体衬底材料的差异、外延工艺的波动以及设备炉次间的差异等因素规避。

S21：对所述外延缺陷分析结构进行技术处理。

对所述外延缺陷分析结构可以进行显微镜检查、铬酸腐蚀工艺或扫描电镜(SEM)技术处理。当所述技术处理为显微镜检查时，所述显微镜为金相显微镜或具有分辨台阶形貌的显微镜；当所述技术处理为铬酸腐蚀工艺时，所述铬酸腐蚀工艺的参数为：采用三氧化铬水溶液和氢氟酸的体积比为1∶1的铬酸腐蚀液，所述三氧化铬水溶液为水和三氧化铬的体积比为67∶33的混合液，腐蚀时间为10秒～5分钟。

S22：对所述外延缺陷分析结构中的阻挡层保护区域所保护的半导体衬底和外延生长区域中形成的外延层进行缺陷相关性分析对比。

在经过上述技术处理后，分别在所述外延缺陷分析结构中的阻挡层保护区域所保护的半导体衬底和外延生长区域中形成的外延层上形成各种类型、数量、密度、形状、大小和距离的缺陷点，对分别形成在所述外延层以及形成在所述阻挡层保护区域所保护的半导体衬底上的缺陷种类、数量、密度、形状、大小和距离采样进行缺陷相关性分析对比。

由于外延缺陷分析结构在经过技术处理后的采样过程中，可以对同一样品上制作的半导体衬底和外延层一次性完成或取样个数较少，排除了进行铬酸腐蚀工艺时，由于铬酸腐蚀液浓度、腐蚀时间等因素对不在同一样品上制造的半导体衬底和外延层造成的波动，保证外延缺陷分析的准确性。

此外，对同一样品上的半导体衬底和外延层进行采样和对不在同一样品上的半导体衬底和外延层进行采样时，使用的半导体衬底数量、产能占用、人力时间成本明显低于现有的方法。

S23：判断形成所述外延层中的外延缺陷来自于外延工艺、外延前半导体制造工艺、还是半导体衬底。

在所述缺陷相关性分析对比过程中，可以对缺陷点的特征采用正面和侧面结合的方式进行分析确认，从而判断形成在所述外延层中的外延缺陷来自于外延工艺或半导体衬底。

具体的，在本实施例中，参见图5a所示的缺陷侧面示意图和图5b所示的正面示意图，其中图5a中的35A为衬底堆垛层错、35B为衬底表面纤维颗粒沾污、35C为外延中发现堆垛层错、35D为外延中发现由于纤维颗粒沾污导致的堆垛层错、35E为外延中发现的角锥体缺陷和35F为外延中发现的堆垛层错分别对应图5b中的缺陷点35a、缺陷点35b、缺陷点35c、缺陷点35d、缺陷点35e和缺陷点35f。

具体的，外延缺陷分析中，如果在本发明外延缺陷分析结构上，通过技术处理后分析对比，如上所述的堆垛层错缺陷中，相同的腐蚀条件下，缺陷点35a、缺陷点35c、缺陷点35f同时出现，且缺陷点35c的图形大于缺陷点35a的图形，同时缺陷点35c的图形大于缺陷点35f，侧面观察35C的延伸线很长直到所述半导体衬底31，但35F延伸有限且较远离所述半导体衬底31，这样就可以判断所述半导体衬底31本身存在缺陷点35a，且缺陷点35c的缺陷由所述半导体衬底31引起，而35F的缺陷很大程度上可排除是由所述半导体衬底31引入的，缺陷点35f可认为和半导体流程中外延前掺杂浓度、退火修复、清洗、机械损伤及外延工艺相关，并且和外延工艺相关性最大；

具体的，外延缺陷分析中，如果在本发明外延缺陷分析结构上，通过技术处理后分析对比，相同的腐蚀条件下，缺陷点35b和缺陷点35d同时出现，结构相同和类似，侧面再次观察35B和35D的界限从所述半导体衬底31表面开始，可以认为所述缺陷点35b和缺陷点35d不是外延导致，基本和外延前半导体清洗工艺相关；

具体的，外延缺陷分析中，在本发明外延缺陷分析结构上，通过技术处理后分析对比，相同的腐蚀条件下，如果所述半导体衬底31上不能腐蚀出但是外延上腐蚀出缺陷，同时缺陷从侧面也不能发现有向所述半导体衬底31的延伸，且增加腐蚀时间后无沿所述半导体衬底31方向变大的趋势，这样基本可以认为缺陷时外延工艺中导致。如图5b中所示的角锥体缺陷35e，侧面腐蚀35E也没有恶化严重的趋势只是一种突起，怀疑的重点应该放在在外延工艺条件上，温度较低、源浓度太浓、生长速率过快都会导致此类缺陷。可见，本发明外延缺陷的分析方法简单快捷，具备很强的操作性。

本实施例中所列举的缺陷分析例只是为了使本发明外延缺陷分析结构的目的、特征和优点能够更加明显易懂，但不局限于所列举的缺陷种类和分析的内容，具体的外延缺陷种类、构造、成因、生成条件、生成位置等非常复杂，过程分析需要一系列的分析验证，实际中对于缺陷的分析极为复杂，对抑制缺陷的研究更是经历长期的工艺方法、设备改进才达到目前的外延质量水平。

此外，本实施例中所指出的利用所述阻挡层上不长外延的特性，而形成的所述外延缺陷分析结构还可以被利用进行外延厚度、对位标记、外延畸变量和外延漂移量的测试方法，用以监控样品。

需要说明的是，本实施例中形成的所述外延缺陷分析结构和外延缺陷的分析方法可作为外延检测样片和测试外延质量的方法，甚至可作为产品片进行加工，且本发明适用于半导体制造中常见的外延生长工艺，包括硅，锗等的外延生长。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (18)

1.一种外延缺陷分析结构，包括：

一半导体衬底，所述半导体衬底的一部分表面形成有一外延生长区域，暴露出一阻挡层保护区域保护的所述半导体衬底的另一部分表面；

一外延层，形成于所述外延生长区域上。

2.如权利要求1所述的外延缺陷分析结构，其特征在于，还包括一半导体结构，分别形成于所述外延生长区域中以及部分所述阻挡层保护区域中。

3.如权利要求1所述的外延缺陷分析结构，其特征在于，对于双极型电路所用的半导体衬底为<111>晶向的P型半导体衬底。

4.如权利要求1所述的外延缺陷分析结构，其特征在于，所述外延层的厚度为1～100um。

5.如权利要求1所述的外延缺陷分析结构，其特征在于，所述阻挡层保护区域的图形的横向和纵向的最小尺寸均大于外延层厚度。

6.一种外延缺陷分析结构的制造方法，包括如下步骤：

提供一半导体衬底；

在所述半导体衬底上形成一阻挡层；

去除部分阻挡层，形成一阻挡层保护区域以及在暴露出的所述半导体衬底上形成一外延生长区域；

进行外延工艺，所述阻挡层保护区域上不生长外延，所述外延生长区域生长外延，形成一外延层；

去除所述阻挡层，形成一外延缺陷分析结构。

7.如权利要求6所述的制造方法，其特征在于，去除部分阻挡层采用干法或湿法刻蚀，且过刻控制在10％以内。

8.如权利要求6所述的制造方法，其特征在于，所述阻挡层的厚度为

9.如权利要求6所述的制造方法，其特征在于，所述阻挡层使用的材料为二氧化硅或氮化硅或多晶硅。

10.如权利要求6所述的制造方法，其特征在于，所述外延层的厚度为1～100um。

11.如权利要求10所述的制造方法，其特征在于，所述阻挡层保护区域的图形的横向和纵向的最小尺寸均大于外延层厚度。

12.如权利要求6所述的制造方法，其特征在于，所述外延工艺采用的参数为：外延气体为二氯硅烷，掺杂气体为磷烷，淀积温度为1050～1200℃，淀积速率为0.35um～0.45um/min。

13.如权利要求6所述的制造方法，其特征在于，进行外延工艺步骤前，在所述外延生长区域中制作一半导体结构；去除所述阻挡层步骤后，在部分所述阻挡层保护区域中制作所述半导体结构。

14.一种外延缺陷的分析方法，包括如下步骤：

提供一外延缺陷分析结构；

对所述外延缺陷分析结构进行技术处理；

对所述外延缺陷分析结构中的阻挡层保护区域所保护的半导体衬底和外延生长区域中形成的外延层进行缺陷相关性分析对比；

判断形成所述外延层中的外延缺陷来自于外延工艺、外延前半导体制造工艺、还是半导体衬底。

15.如权利要求14所述的外延缺陷的分析方法，其特征在于，所述技术处理为显微镜检查或扫描电镜技术，当采用所述显微镜检查时，采用金相显微镜或具有分辨台阶形貌的显微镜。

16.如权利要求14所述的外延缺陷的分析方法，其特征在于，所述技术处理为铬酸腐蚀工艺时，所述铬酸腐蚀工艺采用铬酸腐蚀液，腐蚀时间为10秒～5分钟。

17.如权利要求15至16中任意一项所述的外延缺陷的分析方法，其特征在于，缺陷相关性分析对比过程中，对缺陷点的特征采用正面和侧面结合的方式进行分析确认。

18.如权利要求15至16中任意一项所述的外延缺陷的分析方法，其特征在于，进行所述技术处理步骤后，对分别形成在所述外延层以及形成在所述阻挡层保护区域所保护的半导体衬底上的缺陷种类、数量、密度、形状、大小和距离进行缺陷相关性分析对比。

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