CN102916585A - 一种反激式变换器中的采样保持电路 - Google Patents

Abstract

本发明涉及一种反激式变换器中的采样保持电路。该采样保持电路包括输入端，以及包括采样开关、电容、采样补偿模块。该采样补偿模块一端连接至该采样开关的第一端与所述输入端之间的第一连接点，该采样补偿模块另一端连接至该采样开关的第二端与所述电容之间的第二连接点；该采样补偿模块在所述第一连接点电压高于所述第二连接点电压时为所述电容充电，直到该第二连接点电压等于该第一连接点电压。本发明的采样保持电路采样精度高，能够应用于集成电路中。

Description

一种反激式变换器中的采样保持电路

技术领域

本发明涉及集成电路领域，尤其涉及一种反激式变换器中的采样保持电路。

背景技术

在交流-直流转换器(如交流-直流LED恒流驱动器)设计中，基于单级反馈的反激式转换器具有外围电路简单，板级电路器件数目少等优点。

图1是现有的基于单级反馈的反激式转换器示意图。图1中，主级电感电流在NMOS开关管M1的每个开启周期内，通过该开关管M1流经至采样保持电路。该采样保持电路对该主级电感电流所对应的电压信号做采样，并将该采样值保持一定时间，从而得到采样保持信号，通常称该主级电感电流所对应的电压信号为主级电感电流采样信号。反馈控制电路接收来自采样保持电路的采样保持信号，并接收来自开关管M1的主级电感电流信号，根据该主级电感电流信号斜率调整PWM(脉冲宽度调制)信号的脉宽，并将该调整脉宽后的PWM信号发送至采样保持电路，从而构成了一个反馈回路。

图2是现有的采样保持电路的原理图；其中，SW1为采样开关，CLK为开关的控制信号。当CLK为逻辑高电平“1”时，开关SW1闭合，电路通过该开关SW1对电容C1充放电进行采样。当CLK为逻辑低电平“0”时，开关SW1断开，电路通过电容C1上的电荷进行保持。

图3是现有技术中的输入电压不变情况下PWM信号、主级电感电流采样信号、CLK信号、采样保持电路输出信号波形关系示意图；其中，PWM信号是方波信号，主级电感电流采样信号(即主级电感电流转换成的电压信号)是锯齿波形信号。

由图3可知，如果CLK信号的下降沿早于PWM信号的下降沿，那么采样保持电路的输出电压G2将小于主级电感峰值电流转换成的电压值G1，因此采样保持电路的输出存在一定误差，且误差值为G1-G2。如果CLK信号的下降沿晚于PWM信号的下降沿，那么采样保持电路的输出信号将变形(参见图3最下图)，采样失败。因此，考虑到可靠性设计，现有技术通常会使CLK信号的下降沿早于PWM信号的下降沿。这样虽然会使采样值与主级电感峰值所对应的电压值之间存在误差，但是却能够保证采样保持电路能够正常工作。然而，采样值与主级电感峰值电流所对应的电压之间的误差会对反激式变换器的精度产生很大影响，其中被影响的一个重要参数线性调整度。在反激式变换器中，线性调整度是指随着交流市电电压峰值的变化，母线电压随之变化，从而造成的输出电流变化的大小。

返回至图1，市政电压是交流电，其电压峰值由于所在电网的类型不同和当时电网负载的不同而变化(如从85伏到265伏变化)，主级电感峰值电流不断变化，从而导致采样保持电路采样不准确，影响反激式变换器性能。下面以市政电压由小变大为例进行阐述。

随着市政电压的增大经整流桥后母线电压增大，在开关M1开启周期内，主级电感电流的斜率增大，从而使反馈控制电路输出的PWM(脉冲宽度调制)信号脉宽变小，进而开关控制信号CLK脉宽变小，如图4所示。

图4是现有技术中的输入电压变化情况下PWM信号、主级电感电流采样信号、CLK信号、采样保持电路输出信号波形关系示意图。

图4中，在市政电压较大时，采样保持电路的输出电压G2与主级电感峰值电流所对应的电压G1之间的误差为G1-G2；当市政电压值较小时，采样保持电路的输出电压G3与主级电感峰值电流所对应的电压G1之间的误差为G1-G3。由于市政电压高时主级电感电流采样信号斜率大，市政电压低时主级电感电流采样信号斜率小，因此采样值G2大于采样值G3。因此，采样保持电路的输出电压不稳定，采样结果不一致，时高时低，采样不准确。而采样不准确将直接影响反激式变换器的输出电流精度，进而影响反激式变换器性能。

发明内容

本发明提供了一种能够解决以上问题的反激式变换器中的采样保持电路。

在第一方面，本发明提供了一种采样保持电路。该采样保持电路包括输入端，以及包括采样开关、电容，并且该采样保持电路还包括采样补偿模块。该采样补偿模块一端连接至该采样开关的第一端与所述输入端之间的第一连接点，该采样补偿模块另一端连接至该采样开关的第二端与所述电容之间的第二连接点。该采样补偿模块在所述第一连接点电压高于所述第二连接点电压时为所述电容充电，直到该第二连接点电压等于该第一连接点电压。

在第二方面，本发明提供了一种反激式变换器，且该反激式变换器包括第一方面所述的采样保持电路。

本发明通过采样补偿模块将采样值提高至主级电感电流采样信号的峰值，从而使采样保持电路输出稳定，采样准确，提供了反激式变换器的性能。

附图说明

图1为现有的基于单级反馈的反激式转换器示意图；

图2为现有的采样保持电路的原理图；

图3为现有技术中的输入电压不变情况下PWM信号、主级电感电流采样信号、CLK信号、采样保持电路输出信号波形关系示意图；

图4为现有技术中的输入电压变化情况下PWM信号、主级电感电流采样信号、CLK信号、采样保持电路输出信号波形关系示意图；

图5为本发明一个实施例的采样保持电路示意图；

图6为本发明一个实施例的PWM信号、主级电感电流采样信号、CLK信号、采样保持电路输出信号波形关系示意图；

图7为本发明一个实施例的采样保持电路具体实现电路图；

图8为本发明另一个实施例的采样保持电路具体实现电路图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图5为本发明一个实施例的采样保持电路示意图。该采样保持电路包括采样补偿模块U1、采样开关SW1、电容C1、运算放大器OP1，其中，控制采样开关SW1的信号为采样时钟CLK，且该采样时钟CLK是一个方波信号，且其下降沿早于PWM信号下降沿及主级电感电流采样信号下降沿。

图5中，采样开关SW1一端连接至采样保持模块U1的一端及采样保持电路的输入端IN；采样开关SW1另一端连接至采样保持模块U1的另一端及电容C1与运算放大器OP1正向输入端的连接点。运算放大器OP1负向输入端与其输出端相连，通常称此种连接方式的运算放大器为缓冲器，其用于缓冲且驱动下一级电路。在此种缓冲器(即运算放大器OP1)中，运算放大器的输出信号与其正向输入信号相同，即采样保持电路输出OUT与节点B具有相同信号波形。下面阐述图5工作原理。

当采样时钟CLK为高电平时，采样开关SW1闭合，采样保持电路的输入IN(即节点A)电压等于电容C1充电电压(即节点B电压)，此时采样补偿模块U1在节点B呈现高阻抗，该采样保持电路正常采样，如图6所示。在CLK信号为高电平时，B点电压信号采样主级电感电流采样信号(即主级电感电流转换成的电压信号)，此时两者具有相同信号波形。由于采样时钟CLK下降沿早于主级电感电流采样信号下降沿，因此B点电压通过开关SW1仅能采样到电压值G2，且该电压G2小于主级电感电流所对应的峰值电压G1。

而后采样时钟CLK变成低电平，其控制采样开关SW1断开，采样保持电路的输入IN(即节点A)电压高于电容C1充电电压(即节点B电压)，此时PWM信号仍为高电平，采样补偿模块U1为电容C1充电，使得节点B电压继续上升，直到节点B电压升高至主级电感电流采样信号峰值(即上升至电压G1)。而后PWM信号为低电平，并且节点A电压降至为0V，节点A电压小于节点B电压，此时采样补偿模块U1在节点B呈现高阻抗，停止对电容C1的充电，因此电容C1电压(即节点B电压)保持在主级电感电流采样信号峰值(即保持在电压值G2)。因此，节点B电压精确地反应了主级电感电流采样信号峰值电压。

综上，图5电路在开关SW1闭合时，采样保持电路正常采样，其输出信号与主级电感电流采样信号相同；在开关SW1断开且PWM信号为高时，采样补偿模块U1为电容C1充电，从而使该采样保持电路输出采样误差为零，并且采样精度更高。

图7为图5采样保持电路的一个具体实现电路图，该采样保持电路中的采样补偿模块U1包括运算放大器OP2、PMOS开关管PM1。该运算放大器OP2正向输入端与PMOS管PM1漏极以及电容C1相连，且其连接点为节点B；运算放大器OP2负向输入端连接至采样保持电路输入端IN(即图1中的NMOS管M1、采样电阻R1之间的连接点)，且其连接点为节点A；运算放大器OP2输出端连接至PMOS管PM1的栅极。该PMOS管PM1源级连接至电源VDD，PMOS管PM1漏极连接到节点B。下面详述图7工作原理。

采样时钟CLK为高电平时，采样开关SW1闭合，节点A电压等于节点B电压，即节点A电压不高于节点B电压，运算放大器OP2输出高电平，开关管PM1被关断，采样补偿模块U1在节点B呈现高阻抗。此时，采样保持电路对主级电感电流所对应的电压信号(即主级电感电流采样信号)进行采样，节点B电压信号与主级电感电流采样信号相同。

采样时钟CLK变为低电平时，采样开关SW1断开，此时节点B电压为G2(参见图6)，且该G2小于主级电感电流采样信号峰值G1。此时PWM信号为高电平，且主级电感电流采样信号(即节点A电压)继续升高，节点A电压高于节点B电压，则运算放大器OP2输出变低，PMOS管PM1导通，电源经由PM1对电容C1继续充电，直到节点B电压等于节点A电压，即直到B点电压升高至G1。因此，节点B电压信号是一个采样值为G1(主级电感电流采样信号峰值)的采样保持信号。

由于图7中的运算放大器OP1为缓冲器，因此采样保持电路的输出OUT与该运算放大器正向输入端即节点B相同，则该采样保持电路的输出OUT是一个采样值为G1(主级电感电流采样信号峰值)的采样保持信号。

综上，图7电路在开关SW1闭合时，采样保持电路正常采样；在开关SW1断开时，采样补偿模块U1通过电源VDD为电容C1充电，使得节点B电压上升至主级电感峰值电流所对应的电压，以便该采样保持电路输出一个采样误差为零且具有精准采样精度的采样保持信号。

图8为图5采样保持电路的另一个具体实现电路图，该采样保持电路中的采样补偿模块U1包括运算放大器OP3、NMOS开关管NM1。

图8中，运算放大器OP3正向输入端连接至采样保持电路的输入IN(即连接至节点A)以及NMOS管NM1漏极；运算放大器OP3负向输入端连接至NMOS关NM1源级及电容C1(即连接至节点B)；运算放大器OP3输出端与NMOS管NM1栅极相连。下面详述图8工作原理。

采样时钟CLK为高电平时，采样开关SW1闭合，节点A电压等于节点B电压，即节点A电压不高于节点B电压，则运算放大器OP3输出为低电平，NMOS管NM1被关断，采样补偿模块U1在节点B呈现高阻抗。此时，采样保持电路对主级电感电流所对应的电压信号进行采样，则节点B电压与主级电感电流采样信号相同，如图6所示。

采样时钟CLK变为低电平时，采样开关SW1断开，此时节点B电压为G2(参见图6)，且该G2小于主级电感电流采样信号峰值G1。此时PWM信号为高电平，且节点A电压继续升高，节点A电压高于节点B电压，运算放大器OP3输出变低，NMOS管NM1导通，则主级电感电流经由该采样保持电路输入IN并通过NMOS管NM1对电容C1继续充电，使得B点电压逐渐升高，直到节点B电压等于节点A电压，即直到节点B电压上升至G1。

由于运算放大器OP1可作为缓冲器，因此采样保持电路的输出OUT与该运算放大器正向输入端B点相同，参见图6，因此采样保持电路的输出为采样值为主级电感峰值电流(即H1)的采样保持信号。因此，节点B电压信号是一个采样值为G1(主级电感电流采样信号峰值)的采样保持信号。

由于图8中的运算放大器OP1为缓冲器，因此采样保持电路的输出OUT与该运算放大器正向输入端即节点B相同，则该采样保持电路的输出OUT是一个采样值为G1(主级电感电流采样信号峰值)的采样保持信号。

综上，图8电路在开关SW1闭合时，采样保持电路正常采样；在开关SW1断开时，采样补偿模块U1通过主级电感电流为电容C1充电，使节点B电压上升至主级电感峰值电流所对应的电压，以便该采样保持电路输出一个采样误差为零且具有精准采样精度的采样保持信号。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围。

Claims (10)

1.一种采样保持电路，包括输入端IN，以及包括采样开关SW1、电容C1，其特征在于，该采样保持电路还包括采样补偿模块U1；

该采样补偿模块一端连接至该采样开关SW1的第一端与所述输入端IN之间的第一连接点，该采样补偿模块另一端连接至该采样开关SW1的第二端与所述电容C1之间的第二连接点；

该采样补偿模块在所述第一连接点电压高于所述第二连接点电压时为所述电容C1充电，直到该第二连接点电压等于该第一连接点电压。

2.如权利要求1所述的一种采样保持电路，其特征在于，在所述第一连接点电压等于所述第二连接点电压时，该采样保持电路对来自所述输入端的输入信号进行采样。

3.如权利要求1或2所述的一种采样保持电路，其特征在于，通过采样时钟CLK控制所述开关管SW1的开启及关闭；且该开关管SW1关闭时，所述第一连接点电压等于所述第二连接点电压，该开关管SW1断开时，所述第一连接点电压大于所述第二连接点电压。

4.如权利要求1或2所述的一种采样保持电路，其特征在于，该采样保持电路输出信号与所述第二连接点电压信号相同。

5.如权利要求4所述的一种采样保持电路，其特征在于，该采样保持电路还包括第一运算放大器，该第一运算放大器正向输入端连接至所述第二连接点，该第一运算放大器反向输入端与其输出端相连，且该第一运算放大器输出端为该采样保持电路输出端OUT。

6.如权利要求3所述的一种采样保持电路，其特征在于，所述第一连接点电压信号为锯齿波信号，且所述采样时钟CLK下降沿早于该锯齿波信号下降沿。

7.如权利要求6所述的一种采样保持电路，其特征在于，所述锯齿波信号是反激式变换器主级电感电流的采样信号。

8.如权利要求1所述的一种采样保持电路，其特征在于，所述采样补偿模块U1包括第二运算放大器OP2、P型MOS管PM1；

该第二运算放大器OP2负向输入端连接至所述第一连接点，该第二运算放大器OP2正向输入端连接至所述第二连接点，该第二运算放大器OP2输出端与所述P型MOS管PM1栅极相连；

该P型MOS管PM1源极与电源相连，漏极连接至所述第二连接点。

9.如权利要求1所述的一种采样保持电路，其特征在于，所述采样补偿模块包括第三运算放大器OP3、N型MOS管NM1；

该第三运算放大器OP3正向输入端连接至所述第一连接点，该第三运算放大器OP3负向输入端连接至所述第二连接点，该第三运算放大器OP3输出端与所述N型MOS管NM1相连；

该N型MOS管NM1漏极连接至所述第一连接点，源极连接至所述第二连接点。

10.一种反激式变换器，包括权利要求1所述的采样保持电路。

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