CN102914723B - 电互连阵列的测试结构及其测试方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 87
- 238000010998 test method Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 90
- 239000004020 conductor Substances 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims description 18
- 238000005259 measurement Methods 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000004364 calculation method Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000005240 physical vapour deposition Methods 0.000 claims description 4
- 238000007731 hot pressing Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 238000007772 electroless plating Methods 0.000 claims description 2
- 238000007641 inkjet printing Methods 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- 238000007639 printing Methods 0.000 claims description 2
- 108091000080 Phosphotransferase Proteins 0.000 claims 2
- 102000020233 phosphotransferase Human genes 0.000 claims 2
- 230000001105 regulatory effect Effects 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000011368 organic material Substances 0.000 claims 1
- 238000007747 plating Methods 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000003750 conditioning effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 241000724291 Tobacco streak virus Species 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011532 electronic conductor Substances 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本发明提供一种结构简单，能够方便的对每个互连点进行测试的电互连阵列的测试结构及其测试方法。该测试结构包括：带有导电体的两个衬底；衬底之间的垂直电互连阵列；与两个衬底相连的测试电缆和电子系统；带有导电体的两个衬底相向放置，垂直电互连阵列设于一个或两个衬底上，其图形互相匹配或与衬底上的导电体匹配，垂直电互连阵列将两衬底上的导电体连接，两衬底及其带有的导电体均有一部分延伸至另一衬底外侧，延伸至另一衬底外侧的导电体使用测试电缆与电子系统进行连接。该电互连结构可以为导电凸块、焊球或TSV；另外，该结构能够同时评价互连点两侧与衬底连接的质量；通过对测试方法进行优化，可以减少大量测试数据，从而提升测试效率。
Description
技术领域
本发明属于半导体和电子封装与测试的技术领域，具体涉及一种垂直方向电互连阵列的测试结构及其测试方法。
背景技术
随着电子和半导体器件封装的小型化、集成化与高密度化，倒装芯片flip-chip、球栅格阵列BGA等阵列式封装形式在工业界正形成主流，又随着微纳加工技术和三维封装技术的不断发展，硅通孔TSV技术也在逐步走出实验室，进入市场。以上为了减小封装尺寸而产生的封装形式均采用了垂直方向的电互连技术，使用导电的块、柱、球等结构将堆叠放置的两芯片或器件进行电气连接。然而，由于电子元器件的功能越来越多，密度越来越高，上述垂直电互连点的数目也越来越多，互连点的质量与可靠性成为影响封装后整个电子系统可靠性的主要因素。因此，在技术进入市场前，需要对该数量多、密度大的电互连进行准确有效的可靠性测试。
对于大规模阵列器件，惠普公司早在2003年就取得了一项发明专利，该专利利用行列交错的扫描电路对半导体存储器阵列进行良率测试，由于存储器阵列的本身特性，行与列的电互连均位于同一平面，使用该测试结构与测试方法，可以对平面内任一存储单元进行测试，精度很高但无法用于三维结构；2008年，台积电公司提出了一种导电凸块的测试装置，该装置包括一测试探卡与一组探针，可以精确测试每一个凸块的质量，但该装置制作复杂，需要在待测芯片上设计电路，而且只能进行数字逻辑测量，此外，该方法只能评估导电凸块与一侧衬底的连接质量，而不能评估实际应用中凸块两侧均连接衬底时的有关参数；通常，根据理论计算与模拟，人们认为在一个方形电互连阵列中，最容易发生失效的互连点位于该阵列最外侧的的四个角与四条边，于是一种菊花链测试结构被用于评估垂直方向互连点的可靠性，例如2011年，复旦大学的研究人员采用了特别设计的菊花链结构，分组测试导电凸块阵列外围的电气性能，但该方法将阵列内部的凸块点串联在一起，无法定位阵列内部的失效凸块，也无从得知阵列内部失效凸块的数量，与之类似的还有美国乔治亚理工大学的Xian Qin等人与2012年最新发表的一篇论文中提出的菊花链凸块测试结构；然而，上述菊花链结构的设计是基于理论计算与模拟仿真，与实际情况仍然有着很大的出入，2009年，瑞典查尔姆斯理工大学的Cristina Andersson等人通过实验的方法，证明了BGA封装在热循环条件下，其凸点的失效位置是随机的，而不是理论所证明的阵列最外侧四角与四边。
综上所述，如果需要精确的得到一个垂直电互连阵列的良率，必须对阵列中每一个互连结构进行测试，若使用菊花链结构逐个测试，则需要极其复杂的电路结构并且会产生数量巨大的测试数据，若使用探针法，则制作结构复杂且不能同时评估两侧焊接的质量，于是，需要提出一种结构简单，能够方便的对每个互连点进行测试且测试结构可靠的电互连阵列的测试结构和方法。
发明内容
本发明的目的是为了克服上述现有技术中存在的不足，提供一种结构简单，能够方便的对每个互连点进行测试的电互连阵列的测试结构及其测试方法，该电互连结构可以为导电凸块、焊球或TSV；另外，该结构能够同时评价互连点两侧与衬底连接的质量；通过对测试方法进行优化，可以减少大量测试数据，从而提升测试效率。
本发明为解决技术问题采用如下技术方案：所述的电互连阵列的测试结构，主要包括：（1）带有导电体的两个衬底；（2）衬底之间的垂直电互连阵列；（3）分别与两个衬底相连的测试电缆；（4）测试用的电子系统；所述带有导电体的两个衬底相向放置，两个衬底上均设置垂直电互连阵列，或在其中一个衬底上设置垂直电互连阵列，垂直电互连阵列之间图形互相匹配或一个衬底的垂直电互连阵列与另一衬底上的导电体匹配，垂直电互连阵列将两衬底上的导电体连接，两衬底及其带有的导电体均有一部分延伸至另一衬底外侧，延伸至另一衬底外侧的导电体使用测试电缆与所述电子系统进行电气连接。
所述带有导电体的两个衬底为硅、陶瓷、有机高分子材料或以上材料的组合，形状为尺寸相同或不同的矩形，两衬底相向放置且各自均有一部分延伸至另一衬底外侧；一衬底上设置横向矩形导电体，其行数与互连阵列的行数一致，另一衬底上设置纵向矩形导电体，其列数与互连阵列的列数一致，矩形的宽度与互连点的直径或边长一致，矩形的间距与互连点的间距一致，两衬底上的导电体均随衬底延伸至另一衬底外侧，导电体的材料为金属或重掺杂的硅。
所述垂直电互连阵列可以为导电凸点、焊球、导电胶或填充导电物的硅通孔组成的阵列，其制作工艺可以为物理气相沉积、电镀、无电电镀、印刷或喷墨打印，每个电互连点为规则的方形、圆形或其他规则形状，并且等间距排列形成矩形阵列，位置位于两衬底上导电体俯视图的交叉处，电互连通过热压、回流、表面活化键合或聚合物固化等方法与两衬底形成电气连接，电互连连接点的材料可以为金属、合金焊料、导电胶等导电的材料。
所述与两个衬底相连的测试电缆为可以弯曲的柔性电缆，其中测试电缆的一端与衬底上的导电体形成电气连接，另一端与电子系统相连，将衬底上的所有行和列导体中的电信号分别引入电子系统，其连接方式可以为热压，导电胶粘合或机械夹持。
所述电子系统包括电压-电流测试模块、用于读出与写入的信号编码多路复用与解码模块、用来进行电信号放大与处理的信号调理模块以及处理器；每路测试信号分别通过一路电压-电流测试模块、信号编码多路复用与解码模块、信号调理模块连接到处理器。
所述电互连阵列的测试方法，主要包括如下步骤：
(1) 根据上述电互连阵列的测试结构，使用电子系统，通过测试电缆与衬底上的导电体，在待测互连点的两端施加电压并测量流过的电流，计算其测得的电阻值；
(2) 将所测得互连点的电阻值与其特征电阻值比较，若在误差范围内，则认为所测的互连点连接完好，未发生失效；反之则认为所测的互连点发生失效。
所述对互连点两端施加电压并测试电流的过程可以同时向多个互连点施加电压并测试电流，然后计算得到多个互连点并联的电阻值，并与所述多个互连点的并联特征电阻值进行比较，判断这些互连点中是否存在失效的互连点，随后进一步缩小测试范围，最后精确到单个互连点，对失效的互连点进行定位。
所述向多个互连点施加电压可以有以下两种方式：
(1) 将互连阵列平均划分为m块区域，分别对该m块区域内的所有互连点进行并联电阻测量；若发现某区域中存在失效互连点，则对该区域再平均划分为n块区域，重复上述测试与区域划分，直至被划分区域中仅含有1个互连点；其中m和n为大于1的自然数，第一次划分的每块区域至少为2×2的阵列；
(2) 将互连阵列平均划分为x块区域，互连阵列中的每一行或每一列互连点作为一块区域，x为互连阵列的行数或列数，分别对该x块区域内的互连点进行并联电阻测量；若发现某区域中存在失效互连点，则对该区域再平均划分为y块区域，y为大于1的自然数，重复上述测试与区域划分，直至被划分区域中仅含有1个互连点。
对互连点进行电压施加、电流测量、电阻计算、信号选择、地址选择等功能由电子系统完成。
与现有技术相比，本发明的优点是：
1. 本发明提出的一种垂直电互连阵列的测试结构，制作简单，能够精确测量每一个互连点及其两侧与衬底连接处的电气特性，并且对每个失效的互连点进行定位，适用于导电凸块、焊球或TSV等结构。
2. 使用本发明提出的一种垂直电互连阵列的测试结构，通过对测试方法进行优化，可以大幅减少所需的测量数据，测试效率大大提升。
附图说明
图1为电互连阵列测试结构整体示意图。
图2为使用凸块倒装焊接的测试芯片俯视图。
图3为使用凸块倒装焊接的测试芯片剖视图。
具体实施方式
下面结合附图和实施例对本发明进行详细描述，但本发明的实施绝不局限于下述的实施例。
如图1所示，一种电互连阵列的测试结构，主要包括：（1）带有第一导电体3的第一衬底1、带有第二导电体7的第二衬底2；（2）第一衬底1、第二衬底2之间的垂直电互连阵列9；（3）与两个衬底相连的测试电缆5；（4）电子系统6。第一衬底1和第二衬底2相向放置，垂直电互连阵列9设于其中一个或两个衬底上，其图形互相匹配或与衬底上的导电体匹配，垂直电互连阵列9将第一衬底1和第二衬底2上的导电体连接，两衬底及其带有的导电体均有一部分延伸至另一衬底外侧，延伸至另一衬底外侧的第一导电体3、第二导电体7分别使用测试电缆5与电子系统6进行电气连接。
如图2和图3所示（互连点未全部画出），所述带有导电体的两个衬底为表面长有500纳米二氧化硅的硅材料，形状均为20毫米×40毫米的矩形，两衬底相向放置且各自均10毫米伸至另一衬底外侧；第一衬底1上设置横向矩形导电体，共160行，第二衬底2上设置纵向矩形导电体，共224列，矩形导电体的宽度为50微米，与互连点8的直径一致，矩形的节距为100微米，与互连点8的节距一致，两衬底上的导电体的材料为10纳米钛与100纳米金。
所述互连点8为铟凸块，其制作工艺可以为物理气相沉积法，每个电互连点8为直径为50微米的圆形，厚度10微米，两个铟凸块的节距为100微米，形成224×160的矩形阵列，位于两衬底上第一导电体3和第二导电体7俯视图的交叉处，互连点8通过热压的方法与两衬底上的导电体形成电气连接。
所述与两个衬底相连的测试电缆5为可以弯曲的柔性电缆，其中测试电缆5的一端与衬底上的导电体形成电气连接，另一端与电子系统6相连，将衬底上的所有行和列导电体中的电信号分别引入电子系统6，其连接方式为导电胶粘合。
所述电子系统6包括电压-电流测试模块、用于读出与写入的信号编码多路复用与解码模块、用来进行电信号放大与其他处理的信号调理模块，以及处理器。每路测试信号分别通过一路电压-电流测试模块、信号编码多路复用与解码模块、信号调理模块连接到处理器。完成测试过程中对互连点进行电压施加、电流测量、电阻计算、信号选择、地址选择的功能。
基于上述电互连阵列测试结构的测试方法包括如下步骤：
(1) 使用电子系统，通过测试电缆与衬底上的导电体，在待测互连点的两端施加电压并测量流过的电流，计算测得的电阻值；
(2) 将所得互连点的电阻值与其特征电阻值比较，若在误差范围内，则认为所测的互连点连接完好，未发生失效；反之则认为所测的互连点发生失效。
所述对互连点8两端施加电压并测试电流的过程可以同时向多个互连点8施加电压并测试电流，然后计算得到多个互连点8并联的电阻值，并与其并联特征电阻值进行比较，判断这些互连点中是否存在失效的互连点（若存在测得电阻值超出特征电阻值，则认为该测试区域中含有失效凸点），随后进一步缩小测试范围，最后精确到单个互连点，对失效的互连点进行定位。
以下是一个实施例的具体步骤。
首先将互连阵列9平均划分为224块区域，互连阵列9中的每一列互连点8作为一块区域，分别对该224块列区域内的互连点进行并联电阻测量；对发现存在失效互连点的区域，再平均划分为3块区域，重复上述测试与区域划分，直至被划分区域中仅含有1个互连点。使用上述方法对224×160的互连阵列9进行测试需要采集2035组电压-电流数据，使用NI6210数据采集卡和labview程序作为电子系统6完成对互连点8进行电压施加、电流测量、电阻计算、信号选择、地址选择等功能耗时约120秒，共发现143个失效的互连点随机分布在互连阵列9中，良率为99.6%。
Claims (7)
1.一种电互连阵列的测试结构，包括：带有导电体的两个衬底、衬底之间的由互连点组成的垂直电互连阵列以及分别与两个衬底相连的测试电缆，测试电缆分别连接到测试用的电子系统；其特征是：所述带有导电体的两个衬底相对放置，其中，两个衬底上均设置垂直电互连阵列，两个衬底上的垂直电互连阵列之间图形互相匹配连接，或在其中一个衬底上设置垂直电互连阵列，该衬底的垂直电互连阵列与另一衬底上的导电体匹配连接；垂直电互连阵列将两衬底上的导电体连接，两衬底及其带有的导电体均有一部分延伸至另一衬底外侧，延伸至另一衬底外侧的导电体使用测试电缆与所述电子系统进行电气连接；所述带有导电体的两个衬底为硅、陶瓷、有机高分子材料或以上材料的组合，形状为尺寸相同或不同的矩形；一衬底上设置横向矩形导电体，其行数与垂直电互连阵列的行数一致，另一衬底上设置纵向矩形导电体，其列数与垂直电互连阵列的列数一致，矩形的宽度与互连点的直径或边长一致，矩形的间距与互连点的间距一致，所述导电体的材料为金属或重掺杂的硅。
2.根据权利要求1所述的电互连阵列的测试结构，其特征是:所述垂直电互连阵列可以为导电凸点、焊球、导电胶或填充导电物的硅通孔组成的阵列，其制作工艺可以为物理气相沉积、电镀、无电电镀、印刷或喷墨打印，每个电互连点等间距排列形成矩形阵列，位于两衬底上导电体的交叉处，电互连点通过热压、回流、表面活化键合或聚合物固化的方法与两衬底形成电气连接。
3.根据权利要求1所述的电互连阵列的测试结构，其特征是:所述与两个衬底相连的测试电缆为能够弯曲的柔性电缆，测试电缆将衬底上的所有行和列导体中的电信号分别引入电子系统。
4.根据权利要求1所述的电互连阵列的测试结构，其特征是:所述电子系统包括电压-电流测试模块、用于读出与写入的信号编码多路复用与解码模块、用来进行电信号放大与处理的信号调理模块以及处理器；每路测试信号分别通过一路电压-电流测试模块、信号编码多路复用与解码模块、信号调理模块连接到处理器。
5.一种电互连阵列的测试方法，其特征是，包括如下步骤：
使用电子系统，通过测试电缆与衬底上的导电体，在待测互连点的两端施加电压并测量流过的电流，计算互连点的电阻值；
将所得互连点的电阻值与其特征电阻值比较，若在误差范围内，则认为所测的互连点连接完好，未发生失效；反之则认为所测的互连点发生失效；
对互连点两端施加电压并测试电流的过程中同时向多个互连点施加电压并测试电流，然后计算得到多个互连点并联的电阻值，并与所述多个互连点的并联特征电阻值进行比较，判断这些互连点中是否存在失效的互连点，随后进一步缩小测试范围，最后精确到单个互连点，对失效的互连点进行定位。
6.根据权利要求5所述的电互连阵列的测试方法，其特征是:所述向多个互连点施加电压有以下两种方式：
将电互连阵列平均划分为m块区域，分别对该m块区域内的所有互连点进行并联电阻测量；若发现某区域中存在失效互连点，则对该区域再平均划分为n块区域，重复上述测试与区域划分，直至被划分区域中仅含有1个互连点；其中m和n为大于1的自然数，第一次划分的每块区域至少为2×2的阵列；
将电互连阵列平均划分为x块区域，电互连阵列中的每一行或每一列互连点作为一块区域，x为电互连阵列的行数或列数，分别对该x块区域内的互连点进行并联电阻测量；若发现某区域中存在失效互连点，则对该区域再平均划分为y块区域，y为大于1的自然数，重复上述测试与区域划分，直至被划分区域中仅含有1个互连点。
7.根据权利要求5所述的电互连阵列的测试方法，其特征是:对互连点进行电压施加、电流测量、电阻计算、信号选择、地址选择的功能由电子系统完成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210422224.2A CN102914723B (zh) | 2012-10-29 | 2012-10-29 | 电互连阵列的测试结构及其测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210422224.2A CN102914723B (zh) | 2012-10-29 | 2012-10-29 | 电互连阵列的测试结构及其测试方法 |
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| Publication Number | Publication Date |
|---|---|
| CN102914723A CN102914723A (zh) | 2013-02-06 |
| CN102914723B true CN102914723B (zh) | 2015-10-28 |
Family
ID=47613173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210422224.2A Active CN102914723B (zh) | 2012-10-29 | 2012-10-29 | 电互连阵列的测试结构及其测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102914723B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107450009A (zh) * | 2016-05-31 | 2017-12-08 | 展讯通信（上海）有限公司 | 一种集成电路测试装置及采用其测试焊点的方法 |
| CN113092978A (zh) * | 2021-04-06 | 2021-07-09 | 苏州通富超威半导体有限公司 | 用于电子元器件短路失效定位的测试构件及测试方法 |
| CN114167259A (zh) * | 2021-12-07 | 2022-03-11 | 华东光电集成器件研究所 | 一种编程测试多连片基板通孔通断的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859538A (en) * | 1996-01-31 | 1999-01-12 | Hewlett-Packard Company | Method and apparatus for connecting a ball grid array device to a test instrument to facilitate the monitoring of individual signals or the interruption of individual signals or both |
| CN101675350A (zh) * | 2007-02-14 | 2010-03-17 | 埃勒斯半导体设备股份公司 | 使用无插座测试板对组装级的电子装置的测试 |
| CN101894819A (zh) * | 2009-05-18 | 2010-11-24 | 富士通株式会社 | 基板结构 |
| CN102194740A (zh) * | 2010-03-15 | 2011-09-21 | 新科金朋有限公司 | 半导体器件及其形成方法 |
| CN202854273U (zh) * | 2012-10-29 | 2013-04-03 | 江苏物联网研究发展中心 | 电互连阵列的测试结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7465882B2 (en) * | 2006-12-13 | 2008-12-16 | International Business Machines Corporation | Ceramic substrate grid structure for the creation of virtual coax arrangement |
-
2012
- 2012-10-29 CN CN201210422224.2A patent/CN102914723B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859538A (en) * | 1996-01-31 | 1999-01-12 | Hewlett-Packard Company | Method and apparatus for connecting a ball grid array device to a test instrument to facilitate the monitoring of individual signals or the interruption of individual signals or both |
| CN101675350A (zh) * | 2007-02-14 | 2010-03-17 | 埃勒斯半导体设备股份公司 | 使用无插座测试板对组装级的电子装置的测试 |
| CN101894819A (zh) * | 2009-05-18 | 2010-11-24 | 富士通株式会社 | 基板结构 |
| CN102194740A (zh) * | 2010-03-15 | 2011-09-21 | 新科金朋有限公司 | 半导体器件及其形成方法 |
| CN202854273U (zh) * | 2012-10-29 | 2013-04-03 | 江苏物联网研究发展中心 | 电互连阵列的测试结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102914723A (zh) | 2013-02-06 |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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