CN102891726A - 一种产生Gold序列的方法及芯片 - Google Patents
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Abstract
本发明公开一种产生Gold序列的方法及芯片，涉及通信网络技术领域，可以提高Gold序列的运算效率。本发明实施例提供的方案，通过分别初始化第一移位寄存器和第二移位寄存器，并确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度；将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列。本发明实施例提供的方案适于生成Gold序列时采用。
Description
技术领域
本发明涉及通信网络技术领域，尤其涉及一种产生Gold序列的方法及芯片。
背景技术
目前，Gold序列产生器，由两个循环移位寄存器构成，根据给定的初始状态，由两个m序列进行模2加获得。具体的，将初始化的两个循环移位寄存器循环右移动一位，分别获得两个m序列的一位比特输出；将输出的两个m序列进行模2加运算，获得Gold序列的一位比特；每个m序列根据生成多项式决定异或运算的抽头，根据抽头抽取出的比特进行异或运算生成新的一位比特，并将新的一位比特从最高位的输入循环移位寄存器。
然而，采用现有技术产生Gold序列时，每个时钟周期只能输出Gold序列的一位比特，运算效率较低。
发明内容
本发明的实施例提供一种产生Gold序列的方法及芯片，可以提高Gold序列的运算效率。
一方面，本发明的实施例提供一种产生Gold序列的方法，包括：
分别初始化第一移位寄存器和第二移位寄存器，并确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；
在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度；
将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列。
本发明另一实施例中，所述确定所述第一移位寄存器和所述第二移位寄存器的抽头位置包括：根据预设生成多项式，分别确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；其中所述预设生成多项式为根据标量Gold序列生成多项式转化成的矢量生成多项式。
本发明另一实施例中，在所述将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列之前，还包括：根据确定的所述抽头位置，在所述第一移位寄存器的其他抽头位置处抽取N比特的第三比特序列，在所述第二移位寄存器的其他抽头位置处抽取N比特的第四比特序列，其中，其他抽头位置指除最靠近低位的抽头位置之外的抽头位置；分别保存抽取的所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列；根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新。
在所述将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列之后，还包括：
判断累积移位数是否大于或者等于初始相位；
当累积移位数小于初始相位时，重新对所述更新后的第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作；
当累积移位数大于或者等于初始相位时，输出并存储得到的所述Gold序列。
本发明另一实施例中，所述根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新，包括：根据所述第一比特序列和所述第三比特序列对所述第一移位寄存器进行更新，获得更新后的第一移位寄存器；以及根据所述第二比特序列和所述第四比特序列对所述第二移位寄存器进行更新，获得更新后的第二移位寄存器。
本发明另一实施例中，所述当累积移位数大于或者等于初始相位时，输出得到的所述Gold序列之后还包括：
判断所述Gold序列是否大于或者等于期望扰码序列长度；
当所述Gold序列大于或者等于期望扰码序列长度时，则退出操作流程；
当所述Gold序列小于期望扰码序列长度时，重新对更新后的所述第一移位寄存器和所述第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作。
另一方面，本发明实施例提供一种产生Gold序列的芯片，包括：
初始化单元，用于分别初始化第一移位寄存器和第二移位寄存器；
确定单元，用于确定所述第一移位寄存器和所述第二移位寄存器的抽头位置，并将确定的所述抽头位置发送给抽取单元；
抽取单元，用于接收所述确定单元发送的所述抽头位置，在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度，将抽取的所述第一比特序列和所述第二比特序列发送给异或处理单元；
异或处理单元，用于接收所述抽取单元发送的所述第一比特序列和所述第二比特序列，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列。
本发明另一实施例中，所述确定单元具体用于：根据预设生成多项式，分别确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；其中所述预设生成多项式为根据标量Gold序列生成多项式转化成的矢量生成多项式。
本发明另一实施例中，所述抽取单元还用于：根据确定的所述抽头位置，在所述第一移位寄存器的其他抽头位置处抽取N比特的第三比特序列，在所述第二移位寄存器的其他抽头位置处抽取N比特的第四比特序列，其中，其他抽头位置指除最靠近低位的抽头位置之外的抽头位置；
所述芯片还包括：暂存器，用于分别保存抽取的所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列；
以及更新单元，根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新。
所述芯片还包括：第一判断单元，用于判断累积移位数是否大于或者等于初始相位；
当累积移位数小于初始相位时，转至所述抽取单元执行操作；
输出单元，用于当累积移位数大于或者等于初始相位时，输出并存储得到的所述Gold序列。
本发明另一实施例中，所述更新单元包括：第一更新模块，用于根据所述第一比特序列和所述第三比特序列对所述第一移位寄存器进行更新，获得更新后的第一移位寄存器；
第二更新模块，用于根据所述第二比特序列和所述第四比特序列对所述第二移位寄存器进行更新，获得更新后的第二移位寄存器。
本发明另一实施例中，所述芯片还包括：
第二判断单元，用于判断所述Gold序列是否大于或者等于期望扰码序列长度；
结束单元，用于当所述Gold序列大于或者等于期望扰码序列长度时，则退出操作流程；
当所述Gold序列小于期望扰码序列长度时，转至所述抽取单元执行操作。
本发明实施例提供一种产生Gold序列的方法，通过分别初始化第一移位寄存器和第二移位寄存器，并确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度；将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列。与现有技术中产生Gold序列时，每个时钟周期只能输出Gold序列的一位比特，运算效率较低相比，本发明实施例提供的方案可以在一个时钟周期内得到N比特的Gold序列，从而可以提高Gold序列的运算效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1提供的一种产生Gold序列的方法的流程图；
图2为本发明实施例1提供的一种产生Gold序列的芯片的框图；
图3为本发明实施例2提供的一种产生Gold序列的方法的流程图；
图4A为本发明实施例2提供的第一移位寄存器的抽头位置的示意图；
图4B为本发明实施例2提供的第二移位寄存器的抽头位置的示意图；
图5为本发明实施例2提供的一种产生Gold序列的方法的示意图；
图6为本发明实施例2提供的一种产生Gold序列的芯片的框图；
图7为本发明实施例2提供的Gold序列生成器的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
本发明实施例提供一种产生Gold序列的方法，该方法的执行主体可以为Gold序列生成器，如图1所示，该方法包括：
步骤101，分别初始化第一移位寄存器和第二移位寄存器，并确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；
可选的，根据预设生成多项式，分别确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；
其中，抽头位置指在第一移位寄存器和第二移位寄存器中抽取比特序列的位置。所述预设生成多项式为根据标量Gold生成多项式转化成的矢量生成多项式。这里，标量Gold生成多项式即为现有技术中生成多项式采用的多项式。
步骤102，在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度；
进一步的，根据确定的所述抽头位置，在所述第一移位寄存器的其他抽头位置处抽取N比特的第三比特序列，在所述第二移位寄存器的其他抽头位置处抽取N比特的第四比特序列，其中，其他抽头位置指除最靠近低位的抽头位置之外的抽头位置；
分别保存抽取的所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列；
根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新。
需要说明的是，本实施例中的第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列分别指一类比特序列，而不是限定指一个比特序列。
根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新包括：根据所述第一比特序列和所述第三比特序列对所述第一移位寄存器进行更新，获得更新后的第一移位寄存器；以及根据所述第二比特序列和所述第四比特序列对所述第二移位寄存器进行更新，获得更新后的第二移位寄存器。更新第一移位寄存器和第二移位寄存器用于，当移位寄存器的累积移位数小于初始相位时，重新对所述更新后的所述第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，使得移位寄存器的累计移位数大于或者等于初始相位，则此时输出并存储得到的所述Gold序列。
步骤103，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列。
进一步的，判断累积移位数是否大于或者等于初始相位，所述初始相位为用户设定的值；在本步骤中，累积移位数为累积移位寄存器中的移位数，即对第一移位寄存器进行更新或者对第二移位寄存器进行更新时，每次需要从高位向低位进行N比特的移位，例如，第一次更新时，累积移位数为N，第二次更新时，则累积移位数为2N，以此累积。
当累积移位数小于初始相位时，重新对更新后的所述第一移位寄存器和所述第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作；
当累积移位数大于或者等于初始相位时，输出并存储得到的所述Gold序列。
以及判断所述Gold序列是否大于或者等于期望扰码序列长度；
当所述Gold序列大于或者等于期望扰码序列长度时，则退出操作流程；
当所述Gold序列小于期望扰码序列长度时，重新对所述更新后的第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作。
初始值产生过程与Gold序列产生过程采用相同的并行度；或者初始值产生过程与Gold序列产生过程采用不同的并行度；其中，所述Gold序列产生过程包括所述输出得到的所述Gold序列的操作过程，所述初始值产生过程包括判断累积移位数是否大于或者等于初始相位之前的操作过程。
本发明实施例提供一种产生Gold序列的方法，通过分别抽取第一移位寄存器和第二移位寄存器最靠近低位的抽头位置处的N比特序列，对N比特序列进行并行异或操作得到N比特的Gold序列，可以提高Gold序列的运算效率。
本发明实施例提供一种产生Gold序列的芯片，该芯片可以用于移动终端中，如图2所示，该芯片包括：初始化单元201，确定单元202，抽取单元203，异或处理单元204；
初始化单元201，用于分别初始化第一移位寄存器和第二移位寄存器；
确定单元202，用于确定所述第一移位寄存器和所述第二移位寄存器的抽头位置，并将确定的所述抽头位置发送给抽取单元；
其中，所述确定单元202用于：根据预设生成多项式，分别确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；
其中，抽头位置指在第一移位寄存器和第二移位寄存器中抽取比特序列的位置。所述预设生成多项式为根据标量Gold生成多项式转化成的矢量生成多项式。这里，标量Gold生成多项式即为现有技术中生成多项式采用的多项式。
抽取单元203，用于接收所述确定单元发送的所述抽头位置，在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度，将抽取的所述第一比特序列和所述第二比特序列发送给异或处理单元；
进一步的，所述抽取单元203还用于：根据确定的所述抽头位置，在所述第一移位寄存器的其他抽头位置处抽取N比特的第三比特序列，在所述第二移位寄存器的其他抽头位置处抽取N比特的第四比特序列，其中，其他抽头位置指除最靠近低位的抽头位置之外的抽头位置；
进一步的，所述芯片还包括：暂存器，用于分别保存抽取的所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列；
以及更新单元，根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新。更新第一移位寄存器和第二移位寄存器用于，当累积移位数小于初始相位时，重新对所述更新后的所述第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，使得移位寄存器的累计移位数大于或者等于初始相位，此时输出并存储得到的所述Gold序列。
需要说明的是，本实施例中的所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列分别指一类比特序列，而不是仅指一个比特序列。
进一步的，更新单元中的第一更新模块，用于根据所述第一比特序列和所述第三比特序列对所述第一移位寄存器进行更新，获得更新后的第一移位寄存器；以及第二更新模块，用于根据所述第二比特序列和所述第四比特序列对所述第二移位寄存器进行更新，获得更新后的第二移位寄存器。
异或处理单元204，用于接收所述抽取单元发送的所述第一比特序列和所述第二比特序列，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列。
进一步的，第一判断单元，用于判断累积移位数是否大于或者等于初始相位；
当累积移位数是小于初始相位时，转至所述抽取单元执行操作，即重新对所述更新后的所述第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作；
输出单元，用于当累积移位数是大于或者等于初始相位时，输出并存储得到的所述Gold序列。
第二判断单元，用于判断所述Gold序列是否大于或者等于期望扰码序列长度；
结束单元，用于当所述Gold序列大于或者等于期望扰码序列长度时，则退出操作流程；
当所述Gold序列小于期望扰码序列长度时，转至所述抽取单元执行操作。
本发明实施例提供一种产生Gold序列的芯片，通过抽取单元在初始化的所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在初始化的所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列；异或处理单元，用于接收所述抽取单元发送的所述第一比特序列和所述第二比特序列，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列，从而与现有技术中在一个时钟周期内仅能得到Gold序列的一个比特相比，本实施例可以提高Gold序列的运算效率。
实施例2
本发明实施例提供一种产生Gold序列的方法，如图3所示，该方法包括：
步骤301，对L比特的第一移位寄存器X1和L比特的第二移位寄存器X2分别初始化；
其中，L为生成多项式的约束长度，在该实施例中，L可以为31。
本步骤可以采用各自的初始相位进行对移位寄存器进行初始化：
第一移位寄存器X1的初始值为常数，即根据x1(0)＝1，x1(n)＝0，其中，n＝1，2，3，...，30，对第一移位寄存器X1初始化；
第二移位寄存器X2的初始值根据
获得其中，cinit表示初始值，i＝0，1，2，L 30，对第二移位寄存器X2初始化。
步骤302，确定第一移位寄存器X1和第二移位寄存器X2的抽头位置；
本步骤根据预设生成多项式，分别确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；其中所述预设生成多项式为根据标量Gold序列生成多项式转化成的矢量生成多项式。
具体的，现有技术中在LTE在协议中规定，Gold序列产生方法由长度为31的Gold序列c(n)，产生标量Go ld生成多项式的方程如下：
c(n)＝(x1(n+NC)+x2(n+NC))mod2；
x1(n+31)＝(x1(n+3)+x1(n))mod2；
x2(n+31)＝(x2(n+3)+x2(n+2)+x2(n+1)+x2(n))mod2；
其中，Nc表示输出的Gold序列在移位寄存器中的初始相位，其值由用户设定；
本实施例根据上述Gold生成多项式，给出Gold序列的矢量表达形式，首先定义三个1*N的矢量：
CN(n)＝[c(n) c(n+1) c(n+2)L c(n+N-1)]；
根据上述矢量式，矢量生成多项式为：
需要说明的是，N表示矢量化的并行度，也可以理解为在每个抽头位置抽取长度为N的比特序列。其中，N的取值根据以下原理获得：为保证矢量化序列并行产生的过程，不存在等待反馈延迟，矢量生成多项式中所有需要用到的比特均需当前时刻已经位于移位寄存器中的内容，故需满足以下的条件：
(max(Δ)+N-1)≤(L-1)；即：N≤L-max(Δ)。其中，L表示生成多项式的约束长度，也可以理解为移位寄存器的约束深度，max(Δ)表示所有用到生成多项式抽头中抽头位置的最大偏移量。在LTE的Gold生成多项式中，第一移位寄存器X1和第二移位寄存器X2的约束深度均为L＝31，其最大的反馈抽头偏移均为max(Δ)＝3，因此，本实施例中在LTE场景下矢量化的并行度需满足N＜＝28，即最大并行度为28。因此，本实施例中N的取值为[1，28]。
根据X1的矢量生成多项式，设置第一移位寄存器的抽头个数为2，分别为第一移位寄存器从最低位开始的第0位和第3位，如图4A所示为第一移位寄存器的抽头位置；
根据X2的矢量生成多项式，设置第二移位寄存器的抽头个数为4，分别为第二移位寄存器从最低位开始的第0位、第1位、第2位和第3位，如图4B所示为第二移位寄存器的抽头位置。
步骤303，在所述第一移位寄存器和所述第二移位寄存器中的抽头位置处分别抽取N比特的比特序列，并保存所述比特序列；
例如，可以在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列；
以及根据确定的所述抽头位置，在所述第一移位寄存器的其他抽头位置处抽取N比特的第三比特序列，在所述第二移位寄存器的其他抽头位置处抽取N比特的第四比特序列，其中，其他抽头位置指除最靠近低位的抽头位置之外的抽头位置；
其中，第一比特序列、第二比特序列、第三比特序列和第四比特序列指一类比特序列，而不仅指一个比特序列。
具体的，抽取第一移位寄存器X1中的[N-1，0]共N个比特序列，并记为X11，即在第0抽头位置抽取第一比特序列；
抽取第一移位寄存器X1中的[N+2，3]共N个比特序列，并记为X12，即在第3抽头位置抽取第三比特序列；
抽取第二移位寄存器X2中的[N-1，0]共N个比特序列，并记为X21，即在第0抽头位置抽取第二比特序列；
抽取第二移位寄存器X2中的[N，1]共N个比特序列，并记为X22，即在第1抽头位置抽取第四比特序列；
抽取第二移位寄存器X2中的[N+1，2]共N个比特序列，并记为X23，即在第2抽头位置抽取第四比特序列；
抽取第二移位寄存器X2中的[N+2，3]共N个比特序列，并记为X24，即在第3抽头位置抽取第四比特序列。
如图5所示，将X11，X12，X21，X22，X23，X24分别保存在6个N比特的暂存器1中。
步骤304，分别对第一移位寄存器X1和第二移位寄存器X2中抽取的比特序列进行并行异或操作，得到更新序列，并保存所述更新序列；
本步骤中，将从第一移位寄存器X1中抽取的N个比特序列X11和N个比特序列X12在矢量异或器1中进行并行异或操作，将得到的N比特的第一更新序列记为S1，如图5所示，将S1保存在暂存器2中。
将从第二移位寄存器X2中抽取的N个比特序列X21、X22、X23、X24在矢量异或器2中进行并行异或操作，将得到的N比特的第二更新序列记为S2，如图5所示，将S2保存在暂存器2中。需要说明的是，本实施例需要2个暂存器2保存得到的更新序列。
步骤305，根据得到的两个更新序列，分别对第一移位寄存器X1和第二移位寄存器X2进行更新；
本步骤中，如图5所示，将从第一移位寄存器X1由高位向低位进行N比特移位，即将原来X1中的第30位至第N位比特的内容共计(31-N)比特搬移至第(30-N)位至第0位比特的位置，同时X1中高位空出的N比特寄存器由第一更新序列S1进行填充。
如图5所示，将从第二移位寄存器X2由高位向低位进行N比特移位，即将原来X2中的第30位至第N位比特的内容共计(31-N)比特搬移至第(30-N)位至第0位比特的位置，同时X2中高位空出的N比特寄存器由第二更新序列S2进行填充。
步骤306，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列；
本步骤中，将保存在暂存器1中从第一移位寄存器X1中抽取的X11和从第二移位寄存器X2中抽取的X21在矢量异或器3中进行并行异或操作，得到N比特的Gold序列。
步骤307，判断累积移位数是否大于或者等于初始相位，其中，初始相位表示输出的Gold序列在移位寄存器中的初始相位，其值由用户设定；
在本步骤中，累积移位数为累积移位寄存器中的移位数，即对第一移位寄存器进行更新或者对第二移位寄存器进行更新时，每次需要从高位向低位进行N比特的移位，例如，第一次更新时，累积移位数为N，第二次更新时，则累积移位数为2N，以此累积。
当累积移位数小于初始相位时，重新对所述更新后的第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作，即转至步骤303中执行；
步骤308，当累积移位数大于或者等于初始相位时，输出并存储得到的所述Gold序列；
可选的，步骤306可以在步骤308判断出累积移位数是大于或者等于初始相位时，再执行。
其中，将备份的Gold序列保存在暂存器3中。
步骤309，判断所述Gold序列是否大于或者等于期望扰码序列长度；
期望Gold序列可以根据用户的需求进行设置。
步骤310，当所述Gold序列大于或者等于期望扰码序列长度时，此时完成扰码生成序列，则退出操作流程；
当所述Gold序列小于期望扰码序列长度时，重新对所述更新后的第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作，及转向步骤303继续执行，直至生成的Gold序列满足期望扰码序列长度。
需要说明的是，本发明实施例提供的产生Gold序列的过程可以分为初始值产生部分和序列产生部分，初始值产生过程和序列产生过程可以使用不同的并行度。其中，初始值产生部分包括判断累积移位数是否大于或者等于初始相位操作之前的操作流程部分，即抽取比特序列，异或操作及Gold序列生成操作等；序列产生部分包括当累积移位数大于或者等于初始相位时，输出并存储得到的所述Gold序列的操作。在步骤306中将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列，此时并不将Gold序列进行存储，而是当累积移位数大于或者等于初始相位时，采用计算机合适的并行度处理方式进行处理，例如，采用16比特或者24比特的并行度进行处理，输出Gold序列，这样可以进一步提高处理速度。
本发明实施例提供一种产生Gold序列的方法，通过分别抽取第一移位寄存器和第二移位寄存器最靠近低位的抽头位置处的N比特序列，对N比特序列进行并行异或操作得到N比特的Gold序列，可以提高Gold序列的运算效率。
需要说明的是，本实施例也可以采用基于指令定制的矢量Go ld生成方法实现，即将实现流程中的Gold移位寄存器的移位，并行异或操作以及寄存器更新等简单并不适合通用指令的复合操作，即步骤302-步骤306的处理，通过指令定制的方式将上述的操作合并在一个指令周期内完成，这样可以显著提升执行效率，加快Gold序列的生成速度。
另外，在实际的实现过程中，可以采用软件硬件结合的方式进行工作，以适应更广泛的应用场景，软件可以记产生Nc的初始相位，然后用硬件方式产生后续的Gold序列。软件产生Gold初始相位可以为上述图3采用的普通的并行算法，也可以采用指令定制的并行计算方法，硬件实现的方式可以是传统的硬件实现算法，亦可以是上述提到的图5所示的硬件并行特定用途集成电路(Application Specific Integrated Circuit，ASIC)实现方法。
本发明实施例提供一种产生Gold序列的芯片，该芯片可以用于移动终端中，如图6所示，该芯片包括：初始化单元601，确定单元602，抽取单元603，暂存器604，更新单元605，第一更新模块6051，第二更新模块6052，异或处理单元606，第一判断单元607，输出单元608，第二判断单元609，结束单元610，
初始化单元601，用于分别初始化第一移位寄存器和第二移位寄存器；
确定单元602，用于确定所述第一移位寄存器和所述第二移位寄存器的抽头位置，并将确定的所述抽头位置发送给抽取单元；
所述确定单元602用于：根据预设生成多项式，分别确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；其中所述预设生成多项式为根据标量Gold生成多项式转化成的矢量生成多项式。
抽取单元603，用于接收所述确定单元发送的所述抽头位置，在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度，将抽取的所述第一比特序列和所述第二比特序列发送给异或处理单元；
所述抽取单元603还用于根据确定的所述抽头位置，在所述第一移位寄存器的其他抽头位置处抽取N比特的第三比特序列，在所述第二移位寄存器的其他抽头位置处抽取N比特的第四比特序列，其中，其他抽头位置指除最靠近低位的抽头位置之外的抽头位置；
抽取完成比特序列后，暂存器604，用于分别保存抽取的所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列；
更新单元605，用于根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新。更新第一移位寄存器和第二移位寄存器用于，当累积移位数小于初始相位时，重新对所述更新后的所述第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，使得移位寄存器的累计移位数大于或者等于初始相位，此时输出并存储得到的所述Gold序列。
进一步的，根据所述第一比特序列和所述第三比特序列，所述更新单元605中的第一更新模块6051，对所述第一移位寄存器进行更新，获得更新后的第一移位寄存器，根据所述第二比特序列和所述第四比特序列，所述更新单元605中的第二更新模块6052对所述第二移位寄存器进行更新，获得更新后的第二移位寄存器；
所述第一更新模块6051具体用于：将所述第一比特序列和所述第三比特序列进行并行异或操作，得到N比特的第一更新序列，并保存所述第一更新序列；以及将所述第一移位寄存器由高位向低位进行N比特移位，并将所述第一更新序列填充所述第一移位寄存器中高位的N比特。
所述第二更新模块6052具体用于：将所述第二比特序列和所述第四比特序列进行并行异或操作，得到N比特的第二更新序列，并保存所述第二更新序列；以及将所述第二移位寄存器由高位向低位进行N比特移位，并将所述第二更新序列填充所述第二移位寄存器中高位的N比特。
异或处理单元606，用于接收所述抽取单元发送的所述第一比特序列和所述第二比特序列，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列；
第一判断单元607，用于判断累积移位数是否大于或者等于初始相位，其中，初始相位表示输出的Gold序列在移位寄存器中的初始相位，其值由用户设定；累积移位数为累积移位寄存器中的移位数，即对第一移位寄存器进行更新或者对第二移位寄存器进行更新时，每次需要从高位向低位进行N比特的移位，例如，第一次更新时，累积移位数为N，第二次更新时，则累积移位数为2N，以此累积。
当累积移位数小于初始相位时，转至所述抽取单元603执行操作，即重新对所述更新后的所述第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作；
当累积移位数大于或者等于初始相位时，输出单元608，用于输出并存储得到的所述Gold序列；
第二判断单元609，用于判断所述Gold序列是否大于或者等于期望扰码序列长度；
当所述Gold序列大于或者等于期望扰码序列长度时，结束单元610，用于则退出操作流程；
当所述Gold序列小于期望扰码序列长度时，转至所述抽取单元603执行操作。
需要说明的是，所述输出单元执行操作时采用的并行度与抽取单元、异或处理单元和更新单元执行操作时采用的并行度相同；或者，
所述输出单元执行操作时采用的并行度与抽取单元、异或处理单元和更新单元执行操作时采用的并行度不同。
所述芯片采用软件和硬件相结合的架构实现；其中，所述芯片中的所述确定单元、所述抽取单元、所述异或处理单元、所述更新单元的功能封装在一个设备中，采用软件实现，所述芯片中其他的单元采用硬件实现。
本发明实施例提供一种产生Gold序列的芯片，通过抽取单元在初始化的所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在初始化的所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列；异或处理单元，用于接收所述抽取单元发送的所述第一比特序列和所述第二比特序列，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列，从而与现有技术中在一个时钟周期内仅能得到Gold序列的一个比特相比，本实施例可以提高Gold序列的运算效率。
实施例3
本发明实施例提供一种产生Gold序列的芯片，该芯片可以用在移动终端中，如图7所示，该芯片包括：第一移位寄存器701，第二移位寄存器702，处理器703，暂存器704，矢量异或器705，暂存器706，矢量异或器707，暂存器708，矢量异或器709，暂存器710，选通开关711；
第一移位寄存器701和第二移位寄存器702分别用于存放L个比特序列，其中，L为生成多项式的约束长度，在该实施例中，L可以为31。初始时，处理器703可以采用各自的初始值进行对移位寄存器进行初始化：
第一移位寄存器X1的初始值为常数，即根据x1(0)＝1，x1(n)＝0，其中，n＝1，2，3，...，30，对第一移位寄存器X1初始化；
第二移位寄存器X2的初始值根据
获得，其中，cinit表示初始值，i＝0，1，2，L 30，对第二移位寄存器X2初始化。
初始化完成后，所述处理器703确定第一移位寄存器X1和第二移位寄存器X2的抽头位置；例如，根据预设生成多项式，分别确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；其中所述预设生成多项式为根据标量Gold生成多项式转化成的矢量生成多项式。
所述处理器703接收所述确定单元发送的所述抽头位置，在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度，将抽取的所述第一比特序列和所述第二比特序列发送给异或处理单元；以及根据确定的所述抽头位置，在所述第一移位寄存器的其他抽头位置处抽取N比特的第三比特序列，在所述第二移位寄存器的其他抽头位置处抽取N比特的第四比特序列，其中，其他抽头位置指除最靠近低位的抽头位置之外的抽头位置；
暂存器704，用于分别保存抽取的所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列。
需要说明的是，暂存器704的数目与比特序列的个数相同，例如，第一移位寄存器701的抽头个数为2个，分别抽取2个N比特的比特序列，其中，在所述第一移位寄存器最靠近低位的抽头位置处抽取的N比特序列为第一比特序列，另外一个抽头位置处抽取的N比特序列为第三比特序列；则需要2个暂存器保存这2个比特序列；第二移位寄存器702的抽头个数为4个，分别抽取4个N比特的比特序列，其中，在所述第二移位寄存器最靠近低位的抽头位置处抽取的N比特序列为第二比特序列，另外3个抽头位置处抽取的N比特序列为第四比特序列；则需要4个暂存器保存这4个比特序列，因此一共需要6个暂存器保存抽取的比特序列。
进行更新操作时，矢量异或器705将所述第一比特序列和所述第三比特序列进行并行异或操作，得到N比特的第一更新序列，并在暂存器706中保存所述第一更新序列；
矢量异或器707将所述第二比特序列和所述第四比特序列进行并行异或操作，得到N比特的第二更新序列，并在暂存器708中保存所述第二更新序列；
所述处理器703将所述第一移位寄存器由高位向低位进行N比特移位，并将所述第一更新序列填充所述第一移位寄存器中高位的N比特；以及将所述第二移位寄存器由高位向低位进行N比特移位，并将所述第二更新序列填充所述第二移位寄存器中高位的N比特。
更新完成后，矢量异或器709接收所述抽取单元发送的所述第一比特序列和所述第二比特序列，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列，暂存器710保存得到的所述Gold序列，等待符合条件后输出。
所述处理器703判断累积移位数是否大于或者等于初始相位，其中，初始相位表示输出的Gold序列在移位寄存器中的初始相位，其值由用户设定；
当累积移位数小于初始相位时，重新对更新后的所述第一移位寄存器和所述第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成；当累积移位数大于或者等于初始相位时，选通开关711输出暂存器710保存的所述Gold序列；
所述处理器703进一步的判断所述Gold序列是否大于或者等于期望扰码序列长度；当所述Gold序列大于或者等于期望扰码序列长度时，则退出操作流程；当所述Gold序列小于期望扰码序列长度时，重新对更新后的所述第一移位寄存器和所述第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成。
本发明实施例提供一种产生Gold序列的芯片，通过抽取单元在初始化的所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在初始化的所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列；异或处理单元，用于接收所述抽取单元发送的所述第一比特序列和所述第二比特序列，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列，从而与现有技术中在一个时钟周期内仅能得到Gold序列的一个比特相比，本实施例可以提高Gold序列的运算效率。
需说明的是，以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件的方式来实现，当然也可以通过专用硬件包括专用集成电路、专用CPU、专用存储器、专用元器件等来实现，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在可读取的存储介质中，如计算机的软盘，U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置和系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (16)
1.一种产生Gold序列的方法，其特征在于，包括：
分别初始化第一移位寄存器和第二移位寄存器，并确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；
在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度；
将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列。
2.根据权利要求1所述的方法，其特征在于，所述确定所述第一移位寄存器和所述第二移位寄存器的抽头位置，具体包括：
根据预设生成多项式，分别确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；
其中所述预设生成多项式为根据标量Gold序列生成多项式转化成的矢量生成多项式。
3.根据权利要求2所述的方法，其特征在于，在所述将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列之前，所述方法还包括：
根据确定的所述抽头位置，在所述第一移位寄存器的其他抽头位置处抽取N比特的第三比特序列，在所述第二移位寄存器的其他抽头位置处抽取N比特的第四比特序列，其中，其他抽头位置指除最靠近低位的抽头位置之外的抽头位置；
分别保存抽取的所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列；
根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新；
在所述将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列之后，所述方法还包括：
判断累积移位数是否大于或者等于初始相位；
当累积移位数小于初始相位时，重新对所述更新后的所述第一移位寄存器和所述更新后的第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作；
当累积移位数大于或者等于初始相位时，输出得到的所述Gold序列。
4.根据权利要求3所述的方法，其特征在于，所述根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新，包括：
根据所述第一比特序列和所述第三比特序列对所述第一移位寄存器进行更新，获得更新后的第一移位寄存器；
以及根据所述第二比特序列和所述第四比特序列对所述第二移位寄存器进行更新，获得更新后的第二移位寄存器。
5.根据权利要求4所述的方法，其特征在于，所述根据所述第一比特序列和所述第三比特序列对所述第一移位寄存器进行更新，具体包括：
将所述第一比特序列和所述第三比特序列进行并行异或操作，得到N比特的第一更新序列，并保存所述第一更新序列；
将所述第一移位寄存器由高位向低位进行N比特移位，并将所述第一更新序列填充所述第一移位寄存器中高位的N比特。
6.根据权利要求4所述的方法，其特征在于，所述根据所述第二比特序列和所述第四比特序列对所述第二移位寄存器进行更新，具体包括：
将所述第二比特序列和所述第四比特序列进行并行异或操作，得到N比特的第二更新序列，并保存所述第二更新序列；
将所述第二移位寄存器由高位向低位进行N比特移位，并将所述第二更新序列填充所述第二移位寄存器中高位的N比特。
7.根据权利要求3-6中任一项所述的方法，其特征在于，所述当累积移位数大于或者等于初始相位时，输出得到的所述Gold序列之后还包括：
判断所述Gold序列是否大于或者等于期望扰码序列长度；
当所述Gold序列大于或者等于期望扰码序列长度时，则退出操作流程；
当所述Gold序列小于期望扰码序列长度时，重新对更新后的所述第一移位寄存器和所述第二移位寄存器进行比特序列抽取，并执行后续异或操作及Gold序列生成操作。
8.根据权利要求7所述的方法，其特征在于，
初始值产生过程与Gold序列产生过程采用相同的并行度；或者
初始值产生过程与Gold序列产生过程采用不同的并行度；
其中，所述Gold序列产生过程包括所述输出得到的所述Gold序列的操作过程，所述初始值产生过程包括判断累积移位数是否大于或者等于初始相位之前的操作过程。
9.一种产生Gold序列的芯片，其特征在于，包括：
初始化单元，用于分别初始化第一移位寄存器和第二移位寄存器；
确定单元，用于确定所述第一移位寄存器和所述第二移位寄存器的抽头位置，并将确定的所述抽头位置发送给抽取单元；
抽取单元，用于接收所述确定单元发送的所述抽头位置，在所述第一移位寄存器最靠近低位的抽头位置处抽取N比特的第一比特序列，在所述第二移位寄存器中最靠近低位的抽头位置处抽取N比特的第二比特序列，其中，N表示矢量化的并行度，将抽取的所述第一比特序列和所述第二比特序列发送给异或处理单元；
异或处理单元，用于接收所述抽取单元发送的所述第一比特序列和所述第二比特序列，将第一比特序列和第二比特序列进行并行异或操作，得到N比特的Gold序列。
10.根据权利要求9所述的芯片，其特征在于，所述确定单元具体用于：
根据预设生成多项式，分别确定所述第一移位寄存器和所述第二移位寄存器的抽头位置；
其中所述预设生成多项式为根据标量Gold序列生成多项式转化成的矢量生成多项式。
11.根据权利要求9所述的芯片，其特征在于，
所述抽取单元还用于：根据确定的所述抽头位置，在所述第一移位寄存器的其他抽头位置处抽取N比特的第三比特序列，在所述第二移位寄存器的其他抽头位置处抽取N比特的第四比特序列，其中，其他抽头位置指除最靠近低位的抽头位置之外的抽头位置；
所述芯片还包括：
暂存器，用于分别保存抽取的所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列；
更新单元，用于根据所述第一比特序列、所述第二比特序列、所述第三比特序列和所述第四比特序列对所述第一移位寄存器和所述第二移位寄存器进行更新；
第一判断单元，用于判断累积移位数是否大于或者等于初始相位；
当累积移位数小于初始相位时，转至所述抽取单元执行操作；
输出单元，用于当累积移位数大于或者等于初始相位时，输出得到的所述Gold序列。
12.根据权利要求11所述的芯片，其特征在于，所述更新单元包括：
第一更新模块，用于根据所述第一比特序列和所述第三比特序列对所述第一移位寄存器进行更新，获得更新后的第一移位寄存器；
第二更新模块，用于根据所述第二比特序列和所述第四比特序列对所述第二移位寄存器进行更新，获得更新后的第二移位寄存器。
13.根据权利要求12所述的芯片，其特征在于，所述第一更新模块具体用于：
将所述第一比特序列和所述第三比特序列进行并行异或操作，得到N比特的第一更新序列，并保存所述第一更新序列；
以及将所述第一移位寄存器由高位向低位进行N比特移位，并将所述第一更新序列填充所述第一移位寄存器中高位的N比特。
14.根据权利要求12所述的芯片，其特征在于，所述第二更新模块具体用于：
将所述第二比特序列和所述第四比特序列进行并行异或操作，得到N比特的第二更新序列，并保存所述第二更新序列；
以及将所述第二移位寄存器由高位向低位进行N比特移位，并将所述第二更新序列填充所述第二移位寄存器中高位的N比特。
15.根据权利要求11-14中任一项所述的芯片，其特征在于，所述芯片还包括：
第二判断单元，用于判断所述扰码序列是否大于或者等于期望扰码序列长度；
结束单元，用于当所述Gold序列大于或者等于期望扰码序列长度时，则退出操作流程；
当所述Gold序列小于期望扰码序列长度时，转至所述抽取单元执行操作。
16.根据权利要求15所述的芯片，其特征在于，
所述输出单元执行操作时采用的并行度与抽取单元、异或处理单元和更新单元执行操作时采用的并行度相同；或者，
所述输出单元执行操作时采用的并行度与抽取单元、异或处理单元和更新单元执行操作时采用的并行度不同。
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