CN113922913B - 一种lte系统的gold扰码序列生成方法、系统及设备 - Google Patents

一种lte系统的gold扰码序列生成方法、系统及设备 Download PDF

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Abstract

本发明提出的一种LTE系统的GOLD扰码序列生成方法、系统及设备，所述包括：根据信道的参数值计算用于区别信道的初始值cinit；将初始值cinit存入FPGA的第一寄存器和第二寄存器；使用第一更新机制对第一寄存器进行迭代更新，并输出相应的m序列x1(n)；同时使用第二更新机制对第二寄存器进行迭代更新，并输出相应的m序列x2(n)；对m序列x1(n)和x2(n)进行异或运算得到GOLD扰码序列。本发明利用FPGA的并行计算能力，应用在LTE系统的物理层实现中，能快速的降低伪随机码序列的生成时间。

Description

一种LTE系统的GOLD扰码序列生成方法、系统及设备
技术领域
本发明涉及通信技术领域，更具体的说是涉及一种LTE系统的GOLD扰码序列生成方法、系统及设备。
背景技术
伪随机序列(Pseudo-random Sequence)是具有类似随机噪声统计特性的序列，且可以重复产生和处理，避免了随机噪声难以重复产生的特点，因此被广泛应用在通信系统中信道估计、信号加扰和频率跳转等方面。
LTE标准中采用GOLD序列作为伪随机序列，Gold伪随机序列由两个m序列x1(n)和x2(n)对应位相加模2构成，两个m序列分别由31个带有反馈的线性移位寄存器移位产生。按常规算法，每次生成伪随机序列c(n)时需要先计算x1(n)和x2(n)，都需要迭代1600次，再根据不同应用计算系列，以1920bit长度系列进行分析，即计算1920个比特系列长度还需要进行1920次迭代，即需要1920个时钟周期，耗时比较长，需要较多的存储空间。
针对常规算法的缺陷，当前虽然提出了各类优化算法和并行生成方法，但是仍然无法有效缩短耗时时长、降低存储空间的需求。
发明内容
针对现有技术中存在的问题，本发明的目的在于提供一种LTE系统的GOLD扰码序列生成方法、系统及设备。
本发明为实现上述目的，通过以下技术方案实现：
一种LTE系统的GOLD扰码序列生成方法，包括：
根据信道的参数值计算用于区别信道的初始值cinit；
将初始值cinit分别存入FPGA的第一寄存器和第二寄存器；
使用第一更新机制对第一寄存器进行迭代更新，生成1600个第一初始扰码值；使用第一更新机制基于第一初始扰码值对第一寄存器进行迭代更新，生成1920个第一扰码值，并输出相应的m序列x1(n)；
使用第二更新机制对第二寄存器进行迭代更新，生成1600个第二初始扰码值；使用第二更新机制基于第二初始扰码值对第二寄存器进行迭代更新，生成1920个第二扰码值，并输出相应的m序列x2(n)；
对m序列x1(n)和x2(n)进行异或运算得到GOLD扰码序列。
进一步，所述第一寄存器和第二寄存器的迭代更新同步进行。
进一步，所述第一寄存器和第二寄存器均为31比特位寄存器，第一寄存器和第二寄存器均存入初始值cinit的前31比特位。
进一步，所述第一更新机制包括如下步骤：
S31：通过以下公式对第一寄存器的后28个比特位进行一次迭代更新；
a1(n+3)＝(a(n+3)+a(n))mod 2
其中，a(n)为初始值cinit存入第一寄存器后，第一寄存器第n比特位的值；a1(n)为第一寄存器第一次迭代更新后第n比特位的值；
S32：通过以下公式对第一寄存器的前3个比特位进行一次迭代更新：
a1(n)＝a(n+28)
a1(n+1)＝a(n+29)
a1(n+2)＝a(n+30)；
S33：第一寄存器的31个比特位全部更新完成后，迭代循环执行步骤S31和步骤S32。
进一步，所述第二更新机制包括如下步骤：
S41：通过以下公式对第二寄存器的后28个比特位进行一次迭代更新；
a1(n+3)＝(a(n+3)+a(n+2)+a(n+1)+a(n))mod 2
其中，a(n)为初始值cinit存入第二寄存器后，第二寄存器第n比特位的值；a1(n)为第二寄存器第一次迭代更新后第n比特位的值；
S42：通过以下公式对第二寄存器的前3个比特位进行一次迭代更新：
a1(n)＝a(n+28)
a1(n+1)＝a(n+29)
a1(n+2)＝a(n+30)；
S43：第二寄存器的31个比特位全部更新完成后，迭代循环执行步骤S31和步骤S32。
进一步，所述步骤S31和步骤S32在同一时钟周期内完成。
进一步，所述步骤S41和步骤S42在同一时钟周期内完成。
相应的，本发明还公开了一种LTE系统的GOLD扰码序列生成系统，包括：第一计算单元，用于根据信道的参数值计算用于区别信道的初始值cinit；
写入单元，用于将初始值cinit存入第一寄存器和第二寄存器；
第一迭代更新单元，用于使用第一更新机制对第一寄存器进行迭代更新，生成1600个第一初始扰码值；还用于使用第一更新机制基于第一初始扰码值对第一寄存器进行迭代更新，生成1920个第一扰码值，并输出相应的m序列x1(n)；
第二迭代更新单元，用于使用第二更新机制对第二寄存器进行迭代更新，生成1600个第二初始扰码值；还用于使用第二更新机制基于第二初始扰码值对第二寄存器进行迭代更新，生成1920个第二扰码值，并输出相应的m序列x2(n)；
第二计算单元，用于对m序列x1(n)和x2(n)进行异或运算得到GOLD扰码序列。
相应的，本发明还公开了一种LTE系统的GOLD扰码序列生成设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上文任一项所述LTE系统的GOLD扰码序列生成方法的步骤。
对比现有技术，本发明有益效果在于：本发明提供了一种LTE系统的GOLD扰码序列生成方法、系统及设备，利用FPGA的并行计算能力，对算法进行并行处理优化，应用在LTE系统的物理层实现中，能快速的降低伪随机码序列的生成时间。
本发明利用FPGA的并行结构优势，对数据进行并行运算，每次可以运算28bit，按此方法计算1920个扰码值需要127个时钟周期，大大节省了计算时间。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著的进步，其实施的有益效果也是显而易见的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
附图1是本发明具体实施方式的方法流程图。
附图2是本发明具体实施方式的系统结构图。
图中，1为第一计算单元，2为写入单元，3为第一迭代更新单元，4为第二迭代更新单元，5为第二计算单元。
具体实施方式
下面结合附图对本发明的具体实施方式做出说明。
如图1所示的一种LTE系统的GOLD扰码序列生成方法，包括如下步骤：
S1：根据信道的参数值计算用于区别信道的初始值cinit。
S2：将初始值cinit分别存入FPGA的第一寄存器和第二寄存器。
两个寄存器均为31比特位寄存器，且寄存器存入初始值cinit的前31比特位。
S3：使用第一更新机制对第一寄存器进行迭代更新，并输出相应的m序列x1(n)；同时，使用第二更新机制对第二寄存器进行迭代更新，并输出相应的m序列x2(n)。
第一寄存器进行迭代更新时，首先，使用第一更新机制对第一寄存器进行迭代更新，生成1600个第一初始扰码值；然后，使用第一更新机制基于第一初始扰码值对第一寄存器进行迭代更新，生成1920个第一扰码值，并输出相应的m序列x1(n)。
第二寄存器进行迭代更新时，首先，使用第二更新机制对第二寄存器进行迭代更新，生成1600个第二初始扰码值；然后，使用第二更新机制基于第二初始扰码值对第二寄存器进行迭代更新，生成1920个第二扰码值，并输出相应的m序列x2(n)。
S4：对m序列x1(n)和x2(n)进行异或运算得到GOLD扰码序列。
其中，第一更新机制包括如下步骤：
步骤1：通过以下公式对第一寄存器的后28个比特位进行一次迭代更新；
a1(n+3)＝(a(n+3)+a(n))mod 2
其中，a(n)为初始值cinit存入第一寄存器后，第一寄存器第n比特位的值；a1(n)为第一寄存器第一次迭代更新后第n比特位的值。
步骤2：通过以下公式对第一寄存器的前3个比特位进行一次迭代更新：
a1(n)＝a(n+28)
a1(n+1)＝a(n+29)
a1(n+2)＝a(n+30)；
步骤3：第一寄存器的31个比特位全部更新完成后，迭代循环执行步骤1和步骤2。步骤1和步骤2在同一时钟周期内完成。
同理，第二更新机制包括以下步骤：
A：通过以下公式对第二寄存器的后28个比特位进行一次迭代更新；
a1(n+3)＝(a(n+3)+a(n+2)+a(n+1)+a(n))mod 2
其中，a(n)为初始值cinit存入第二寄存器后，第二寄存器第n比特位的值；a1(n)为第二寄存器第一次迭代更新后第n比特位的值；
B：通过以下公式对第二寄存器的前3个比特位进行一次迭代更新：
a1(n)＝a(n+28)
a1(n+1)＝a(n+29)
a1(n+2)＝a(n+30)；
C：第二寄存器的31个比特位全部更新完成后，迭代循环执行步骤A和步骤B。步骤A和步骤B在同一时钟周期内完成。
相应的，如图2所示，本发明还公开了一种LTE系统的GOLD扰码序列生成系统，包括：
第一计算单元1，用于根据信道的参数值计算用于区别信道的初始值cinit；
写入单元2，用于将初始值cinit存入FPGA的第一寄存器和第二寄存器。
第一迭代更新单元3，用于使用第一更新机制对第一寄存器进行迭代更新，生成1600个第一初始扰码值；还用于使用第一更新机制基于第一初始扰码值对第一寄存器进行迭代更新，生成1920个第一扰码值，并输出相应的m序列x1(n)。
第二迭代更新单元4，用于使用第二更新机制对第二寄存器进行迭代更新，生成1600个第二初始扰码值；还用于使用第二更新机制基于第二初始扰码值对第二寄存器进行迭代更新，生成1920个第二扰码值，并输出相应的m序列x2(n)。
第二计算单元5，用于对m序列x1(n)和x2(n)进行异或运算得到GOLD扰码序列。
相应的，本发明还公开了一种LTE系统的GOLD扰码序列生成设备，包括：存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上文任一项所述LTE系统的GOLD扰码序列生成方法的步骤。
本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中如U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质，包括若干指令用以使得一台计算机终端(可以是个人计算机，服务器，或者第二终端、网络终端等)执行本发明各个实施例所述方法的全部或部分步骤。本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于终端实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统、系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，系统或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。
同理，在本发明各个实施例中的各处理单元可以集成在一个功能模块中，也可以是各个处理单元物理存在，也可以两个或两个以上处理单元集成在一个功能模块中。
结合附图和具体实施例，对本发明作进一步说明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所限定的范围。

Claims (6)

1.一种LTE系统的GOLD扰码序列生成方法，其特征在于，包括：
根据信道的参数值计算用于区别信道的初始值cinit；
将初始值cinit分别存入FPGA的第一寄存器和第二寄存器；
使用第一更新机制对第一寄存器进行迭代更新，生成1600个第一初始扰码值；
使用第一更新机制基于第一初始扰码值对第一寄存器进行迭代更新，生成1920个第一扰码值，并输出相应的m序列x1(n)；
使用第二更新机制对第二寄存器进行迭代更新，生成1600个第二初始扰码值；
使用第二更新机制基于第二初始扰码值对第二寄存器进行迭代更新，生成1920个第二扰码值，并输出相应的m序列x2(n)；
对m序列x1(n)和x2(n)进行异或运算得到GOLD扰码序列；
所述第一更新机制包括如下步骤：
S31：通过以下公式对第一寄存器的后28个比特位进行一次迭代更新；
a1(n+3)＝(a(n+3)+a(n))mod 2
其中，a(n)为初始值cinit存入第一寄存器后，第一寄存器第n比特位的值；a1(n)为第一寄存器第一次迭代更新后第n比特位的值；
S32：通过以下公式对第一寄存器的前3个比特位进行一次迭代更新：
a1(n)＝a(n+28)
a1(n+1)＝a(n+29)
a1(n+2)＝a(n+30)；
S33：第一寄存器的31个比特位全部更新完成后，迭代循环执行步骤S31和步骤S32；
所述第二更新机制包括如下步骤：
S41：通过以下公式对第二寄存器的后28个比特位进行一次迭代更新；
a1(n+3)＝(a(n+3)+a(n+2)+a(n+1)+a(n))mod 2
其中，a(n)为初始值cinit存入第二寄存器后，第二寄存器第n比特位的值；a1(n)为第二寄存器第一次迭代更新后第n比特位的值；
S42：通过以下公式对第二寄存器的前3个比特位进行一次迭代更新：
a1(n)＝a(n+28)
a1(n+1)＝a(n+29)
a1(n+2)＝a(n+30)；
S43：第二寄存器的31个比特位全部更新完成后，迭代循环执行步骤S31和步骤S32。
2.根据权利要求1所述的LTE系统的GOLD扰码序列生成方法，其特征在于，所述第一寄存器和第二寄存器均为31比特位寄存器，第一寄存器和第二寄存器均存入初始值cinit的前31比特位。
3.根据权利要求1所述的LTE系统的GOLD扰码序列生成方法，其特征在于，所述步骤S31和步骤S32在同一时钟周期内完成。
4.根据权利要求1所述的LTE系统的GOLD扰码序列生成方法，其特征在于，所述步骤S41和步骤S42在同一时钟周期内完成。
5.一种LTE系统的GOLD扰码序列生成系统，其特征在于，包括：
第一计算单元，用于根据信道的参数值计算用于区别信道的初始值cinit；
写入单元，用于将初始值cinit存入FPGA的第一寄存器和第二寄存器；
第一迭代更新单元，用于使用第一更新机制对第一寄存器进行迭代更新，生成1600个第一初始扰码值；还用于使用第一更新机制基于第一初始扰码值对第一寄存器进行迭代更新，生成1920个第一扰码值，并输出相应的m序列x1(n)；
第二迭代更新单元，用于使用第二更新机制对第二寄存器进行迭代更新，生成1600个第二初始扰码值；还用于使用第二更新机制基于第二初始扰码值对第二寄存器进行迭代更新，生成1920个第二扰码值，并输出相应的m序列x2(n)；
第二计算单元，用于对m序列x1(n)和x2(n)进行异或运算得到GOLD扰码序列；
所述第一更新机制包括如下步骤：
S31：通过以下公式对第一寄存器的后28个比特位进行一次迭代更新；
a1(n+3)＝(a(n+3)+a(n))mod 2
其中，a(n)为初始值cinit存入第一寄存器后，第一寄存器第n比特位的值；a1(n)为第一寄存器第一次迭代更新后第n比特位的值；
S32：通过以下公式对第一寄存器的前3个比特位进行一次迭代更新：
a1(n)＝a(n+28)
a1(n+1)＝a(n+29)
a1(n+2)＝a(n+30)；
S33：第一寄存器的31个比特位全部更新完成后，迭代循环执行步骤S31和步骤S32；
所述第二更新机制包括如下步骤：
S41：通过以下公式对第二寄存器的后28个比特位进行一次迭代更新；
a1(n+3)＝(a(n+3)+a(n+2)+a(n+1)+a(n))mod 2
其中，a(n)为初始值cinit存入第二寄存器后，第二寄存器第n比特位的值；a1(n)为第二寄存器第一次迭代更新后第n比特位的值；
S42：通过以下公式对第二寄存器的前3个比特位进行一次迭代更新：
a1(n)＝a(n+28)
a1(n+1)＝a(n+29)
a1(n+2)＝a(n+30)；
S43：第二寄存器的31个比特位全部更新完成后，迭代循环执行步骤S31和步骤S32。
6.一种LTE系统的GOLD扰码序列生成设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至4任一项所述LTE系统的GOLD扰码序列生成方法的步骤。
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PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: A GOLD scrambling sequence generation method, system, and equipment for LTE systems

Granted publication date: 20230801

Pledgee: Jinan Branch of Qingdao Bank Co.,Ltd.

Pledgor: ZHONGFU INFORMATION Co.,Ltd.

Registration number: Y2024980023941

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