CN102856303A - 一种半导体芯片 - Google Patents

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Abstract

公开了一种半导体芯片，包括：一半导体衬底以及若干穿透半导体衬底的导电硅通孔；所述半导体衬底上设有平板电容结构。本发明通过提高芯片上电源分配网络超宽带退耦能力，在超宽频带范围增强半导体芯片抑制电源噪声的产生和互扰，以及抵御外来电源噪声干扰的能力，从而提高半导体芯片性能。

Description

一种半导体芯片
技术领域
本发明属于集成电路领域，具体涉及一种能减小集成电路的电源噪声的半导体芯片。
背景技术
随着超大规模集成电路进入深亚微米，CMOS工艺的技术节点从65nm，45nm向32nm、22nm推进，CMOS芯片一直朝着低电压的方向在发展，其I/O供电电压从5V、3.3V、2.5V到90nm的1.8V，核的供电电压从5V降到90nm的1V。芯片供电电压一路下降导致芯片能容忍的电源噪声容限持续缩小，芯片对供电系统在时域和频域的干扰更加敏感。另一方面，集成电路芯片容纳的晶体管数量不断增加，要驱动所有这些晶体管工作需要更大的电流，同时芯片产生的瞬态开关噪声电流增加；而且晶体管开关速度的增加，使得瞬态开关噪声电流的频率分布的带宽更宽，所以集成电路芯片产生更大的电源噪声电压(dV＝L*dI/dt)，同时其频域分布更广。
通常采用在芯片-封装-PCB板各级供电系统中添加不同形式的电容来抑制电源噪声，这些电容称为退耦电容。从电容存储电荷的角度来说，退耦电容为芯片提供瞬态电流供应，即退耦电容向芯片放电，以保证芯片电压稳定。退耦电容能为芯片提供瞬态电流的速度和大小受限于放电路径上的寄生电感量和退耦电容的容量。从阻抗角度来说，退耦电容能降低电源分配网络的输入阻抗，其频率响应范围同样受限于电容容量和寄生电感量。PCB板上表面贴装(SMT)分立电容由于有较大的寄生电感，有效工作频率不超过100MHz。
集成电路中也设计有用于电源噪声抑制的片上退耦电容，与封装和PCB板层面上退耦电容相比较，片上退耦电容的寄生电感较小，有效工作频率可超过GHz以上，但受到集成电路芯片尺寸和集成电路工艺的约束，目前片上退耦电容的数量和容值非常有限。所以在宽频带范围实现集成电路芯片电源噪声的有效抑制是一个迫切的问题。
发明内容
本发明的目的在于提供一种半导体芯片结构，包括一半导体衬底以及若干穿透半导体衬底的导电硅通孔；所述半导体衬底上设有平板电容结构。
进一步，所述半导体衬底的正面表面上设有一半导体芯片的电路区域；
所述电路区域上设有一金属分布层；
所述半导体衬底的背面表面上设有一封装金属再分布层；
所述平板电容结构设在所述封装金属再分布层上；
所述金属分布层通过所述电硅通孔与所述封装金属再分布层电连接。
进一步，所述金属分布层的金属布线包括电源线、地线和信号线；
所述导电硅通孔至少包括至少一个电源硅通孔和至少一个地硅通孔；
所述导电硅通孔包括信号硅通孔或不包括信号硅通孔；
所述电源硅通孔承载半导体芯片所需的供电电压；
所述地硅通孔承载半导体芯片所需的与所述供电电压相对应的地电位；
所述电源硅通孔与所述电源线连接，所述地硅通孔与所述地线连接，所述信号硅通孔与所述信号线连接。
进一步，所述封装金属再分布层包括至少两个金属层和至少一个高介电常数介质层，其中，两个所述金属层与一个所述高介电常数介质层构成一个“三明治”结构；
所述“三明治”结构构成一个所述平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个金属层之间；
所述“三明治”结构中一金属层与所述电源硅通孔电连接形成电源平面层；另一金属层与所述地硅通孔电连接形成地平面层；
进一步，所述封装金属再分布层包含多个金属层、多个高介电常数介质层和多个金属间介质层；其中，三个所述金属层与两个高介电常数介质层构成一个地平面层-电源平面层-地平面层结构；
所述地平面层-电源平面层-地平面层结构构成一个由两个所述平板电容结构相并联的结构；
所述地平面层-电源平面层-地平面层结构中的所述三个金属层与所述两个高介电常数介质层按照金属层、高介电常数介质层、金属层、高介电常数介质层、金属层依次排列；
所述地平面层-电源平面层-地平面层结构位于所述封装金属再分布层的顶部、中部或底部；
所述地平面层-电源平面层-地平面层结构中的第一个金属层与所述地硅通孔电连接构成地平面层；第二个金属层与所述电源硅通孔电连接构成电源平面层；第三个金属层与所述地硅通孔电连接构成地平面层；
进一步，所述封装金属再分布层包括多个金属层、多个高介电常数介质层、多个金属间介质层；其中，每一个所述高介电常数介质层与其两侧的两个所述金属层构成一个“三明治”结构；
每一个所述“三明治”结构构成一个所述平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个金属层之间；
所述“三明治”结构位于所述封装金属再分布层的顶部、中部或底部；
所述“三明治”结构中一金属层与所述电源硅通孔电连接形成电源平面层；另一金属层与所述地硅通孔电连接形成地平面层；
多个所述电源平面层和多个所述地平面层构成不同的排列组合结构；
进一步，多个与所述信号硅通孔连接的金属层和金属间介质层将所述排列组合结构在空间上隔离成多个电源平面层、地平面层的子排列组合。
最小的所述子排列组合包括地平面层-电源平面层或电源平面层-地平面层。
进一步，所述排列组合包括地平面层-电源平面层-地平面层-电源平面层、电源平面层-地平面层-电源平面层-地平面层、或地平面层-电源平面层-地平面层-电源平面层-地平面层。
进一步，多个所述电源平面之间是短路的；
多个所述地平面之间是短路的。
进一步，所述封装金属再分布层可以包括多个金属层、多个高介电常数介质层或所述所述封装金属再分布层可以包括多个金属层、多个高介电常数介质层和至少一个金属间介质层；其中，每一个所述高介电常数介质层与其两侧的两个所述金属层构成一个“三明治”结构；
所述“三明治”结构构成一个所述平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个金属层之间；
所述“三明治”结构中一金属层与所述电源硅通孔电连接形成电源平面层；另一金属层与所述地硅通孔电连接形成地平面层；
多个所述电源平面层和多个所述地平面层构成不同的排列组合结构；
所述排列组合包括地平面层-电源平面层-地平面层-电源平面层、电源平面层-地平面层-电源平面层-地平面层、或地平面层-电源平面层-地平面层-电源平面层-地平面层；
多个与所述信号硅通孔连接的金属层和金属间介质层将所述排列组合结构在空间上隔离成多个电源平面层、地平面层的子排列组合。
最小的所述子排列组合包括地平面层-电源平面层或电源平面层-地平面层。
进一步，所述半导体芯片需要至少两个具有相同伏值的电压隔离供电；
所述导电硅通孔包括至少两个穿透半导体衬底的电源硅通孔、至少两个穿透半导体衬底的地硅通孔；所述电源硅通孔承载至少两个半导体芯片所需的相隔离供电的电压；
所述地硅通孔承载与所述至少两个与半导体芯片所需的隔离供电的电压相对应的地电位；
所述封装金属再分布层包括至少两个金属层和至少一个高介电常数介质层，其中，两个所述金属层与一个所述高介电常数介质层构成一个“三明治”结构；
所述“三明治”结构构成一个所述平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个金属层之间；
所述“三明治”结构中一金属层与所述电源硅通孔电连接形成电源平面层；另一金属层与所述地硅通孔电连接形成地平面层；
所述承载相隔离供电电压的电源硅通孔和承载与相隔离供电电压相对应的地电位的地硅通孔与所述平板电容结构的接触点在所述平板电容结构表面上呈区域化分布。
进一步，所述半导体芯片需要至少两个电压隔离供电；
所述导电硅通孔包括至少两个穿透半导体衬底的电源硅通孔、至少两个穿透半导体衬底的地硅通孔；
所述电源硅通孔承载至少两个半导体芯片所需的相隔离供电的电压；
所述地硅通孔承载与所述至少两个半导体芯片所需的相隔离供电的电压相对应的地电位；
所述封装金属再分布层至少要包括至少两个金属层和至少一个高介电常数介质层；其中，两个所述金属层分别被分割成至少两个独立绝缘的子金属面；两个所述子金属面与一个所述高介电常数介质层构成一个“三明治”结构；
所述“三明治”结构构成一个所述子平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个子金属面之间；
所述“三明治”结构中一子金属面与所述电源硅通孔电连接形成电源平面；另一子金属面与所述地硅通孔电连接形成地平面；
两个所述金属层中的一个金属层的各个子金属面分别承载至少两个半导体芯片所需的相隔离供电的电压，另一个金属层的各个子金属面分别承载与所述至少两个半导体芯片所需的相隔离供电的电压相对应的地电位。
进一步，所述半导体芯片需要至少两个电压隔离供电；
所述导电硅通孔包括至少两个穿透半导体衬底的电源硅通孔、至少两个穿透半导体衬底的地硅通孔；
所述电源硅通孔承载至少两个半导体芯片所需的相隔离供电的电压；
所述地硅通孔承载与所述至少两个半导体芯片所需的相隔离供电的电压相对应的地电位；
所述封装金属再分布层包括至少四个金属层、至少两个高介电常数介质层和至少一个金属间介质层；其中，两个所述金属层与一个所述高介电常数介质层构成一个“三明治”结构；至少有一层金属间介质层将两个相邻的“三明治”结构在空间上隔离开；
所述“三明治”结构构成一个所述平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个金属层之间；
所述“三明治”结构中一金属层与所述电源硅通孔电连接形成电源平面层；另一金属层与所述地硅通孔电连接形成地平面层；
各个“三明治”结构分别承载至少两个半导体芯片所需的相隔离供电的电压，以及与所述至少两个半导体芯片所需的相隔离供电的电压相对应的地电位。
进一步，所述电路区域周围设有环绕的封环，所述导电硅通孔位于所述电路区域的下方或位于所述封环之外。
进一步，所述半导体芯片与外界电连接的凸点位于所述半导体芯片的正面表面上或位于所述半导体芯片的背面表面上。
进一步，所述高介电常数介质层两侧与所述电源硅通孔电连接的金属层或金属层的子金属面构成连续的平面；
所述高介电常数介质层两侧与所述地硅通孔电连接的金属层或金属层的子金属面构成连续的平面。
进一步，所述高介电常数介质层的厚度为100纳米-10微米，其介电常数超过10。
本发明提供的半导体芯片结构，能加强克服现有的集成电路芯片存在的芯片上自身电源噪声抑制能力不足的缺陷，通过提高芯片上电源分配网络超宽带退耦能力，在超宽频带范围增强半导体芯片抑制电源噪声的产生和互扰，以及抵御外来电源噪声干扰的能力，从而提高半导体芯片性能。
附图说明
图1本发明实施例一提供的一种半导体芯片剖面示意图；
图2本发明实施例二提供的一种半导体芯片剖面示意图；
图3-5本发明实施例三提供的半导体芯片剖面示意图；
图4a为图4中3102′、3102″所属金属层的平面示意图；
图4b为图4中3104′、3104″所属金属层的平面示意图；
图6本发明实施例四提供的一种半导体芯片剖面示意图；
图7本发明实施例五提供的一种半导体芯片剖面示意图；
图8为图7中半导体芯片的表面俯视结构示意图；
图9本发明实施例六提供的一种半导体芯片剖面示意图；
图10为图9中半导体芯片的表面俯视结构示意图；
其中，
100、200、300A、300B、300C、400、500、600：半导体芯片；
101、201、301、401、501、601：半导体衬底；
102、202、302、402、502、602：半导体衬底的正面表面；
103、203、303、403、503、603：半导体衬底的背面表面；
104、204、304、404、504、604：半导体芯片的电路区域；
105、205、305、405、505、605：半导体芯片的金属布线层；
106、206、306：半导体芯片的表面钝化层；
107、207、307、407、507、607：封环(seal ring)；
108、208、308a、308b、408、508、608：地硅通孔(Ground TSV)；
109、209、309a、309b、409、509、609：电源硅通孔(Power TSV)；
110、210、310、610：信号硅通孔(Signal TSV)；
111、211、311A、311B、311C、511、611：封装金属再分布层(RDL)；
1101、2101、3101、4101、5101、6101：半导体衬底的背面钝化层；
1103、2103a、2103b、3103、3103a、3103b、4103、5103、6103：高介电常数介质层；
1105、2105a、2105b、3105、3105a、3105b、5105、6105：金属间介质层；
1102、1104、1106、2102、2104、2106、2108、2110、3102、3102′、3102″、3102a、3102b、3104、3104′、3104″、3104a、3104b、3106、5102、5104、5106、6102、6104、6106：分别为封装金属再分布层中的金属层，其中，3102′、3102″和3104′、3104″分别为同一金属层被分割开的两部分；
4102、4104、4106、515、615：金属层；
4105、506、606：介质层；
112、212、312、412、512、612：凸点下金属化层(UBM)；
113、213、313、413、513、613：凸点；
514、614：焊盘。
具体实施方式
为了使本发明的目的，技术方案和优点描述的更清晰，以下结合具体的实例及附图加以说明。
实施例一：
参照图1，其示出半导体芯片100的剖面示意图。半导体芯片100包括一半导体衬底101和若干穿透半导体衬底的导电硅通孔。半导体衬底101的正面表面102上设有一电路区域104(例如：晶体管、二极管，图中未示出)。封环(sealring)107围绕半导体芯片的电路区域104，其主要作用是防止芯片在切割的时候的机械损伤，同时还能屏蔽外界电磁干扰。电路区域104上设有一金属布线层105。金属布线层105包含至少一层的金属布线，相邻各层金属布线由介质材料层相隔开，(图中未示出)。目前常用的介质材料是二氧化硅，为了减小金属布线的寄生电容、串扰、互连延迟，可以采用介电常数更低的介质材料。金属布线层105中的金属布线包括电源线、地线和信号线。金属布线层105上设有表面钝化层106，主要起保护和隔离作用。
多个穿透半导体衬底的导电硅通孔(TSV)，这些导电硅通孔(TSV)形成半导体芯片的金属布线层105中的金属布线到半导体衬底的背面表面103的电连接。其中，连接半导体芯片的金属布线层105中电源线的导电硅通孔(TSV)可以称为电源硅通孔(Power TSV)109。连接半导体芯片的金属布线层105中地线的导电硅通孔(TSV)可以称为地硅通孔(Ground TSV)108。连接半导体芯片的金属布线层105中信号线的导电硅通孔(TSV)可以称为信号硅通孔(Signal TSV)110。电源硅通孔承载一个半导体芯片所需的隔离供电的电压；地硅通孔承载一个半导体芯片所需的与所述隔离供电的电压相对应的地电位。
半导体衬底101的背面表面103与半导体衬底的正面表面102相对。半导体衬底的背面钝化层1101位于半导体衬底的背面表面103上，该钝化层起到半导体衬底101和金属层1102间的电绝缘作用，可以是一层或多层无机介质材料或有机介质材料，例如，二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、聚酰亚胺、树脂、PMMA、BCB，但不限于此。金属层1102、1104、1106依次位于半导体衬底的背面钝化层1101上。金属层1102和1104间为高介电常数介质层1103。金属层1104和1106间为金属间介质层1105。金属层1102、1104、1106和其间的高介电常数介质层1103、金属间介质层1105组成封装金属再分布层(RDL)111。所述封装金属再分布层(RDL)111可以包括更多的金属层以及高介电常数介质层和金属间介质层，但至少要包括两层金属层和一层高介电常数介质层，这三层构成“三明治”结构。例如，金属层1102、1104和夹在其中的高介电常数介质层1103，所述封装金属再分布层(RDL)最外层金属层(例如金属层1106)上的绝缘钝化层未示出。用于半导体芯片100与外界电连接的凸点113，以及位于凸点113底部与金属层1106相接触的凸点下金属化层(UBM)112。金属间介质层1105可以是普通无机介质材料或有机介质材料，例如，二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、树脂、PMMA、BCB，为减小RC延迟，也可以采用介电常数更低的介质材料。封装金属再分布层(RDL)111的制备工艺可以同半导体芯片的金属布线层105的制备工艺相兼容，也可以不兼容。
高介电常数介质层1103的厚度在100纳米到10微米，其介电常数超过10；高介电常数介质层1103可以是无机材料、陶瓷材料、也可以是有机复合材料。高介电常数介质层1103的制备方法可采用CVD、PVD、溅射、旋涂、喷涂、溶胶凝胶法，以及其它适合制备高介电常数介质薄膜的物理沉积和化学沉积方法。金属层1102、1104和夹在其中的高介电常数介质层1103构成平板电容结构。当如图1所示，金属层1102与地硅通孔(Ground TSV)108相连接成为地平面；而金属层1104与电源硅通孔(Power TSV)109相连接成为电源平面。由于穿透半导体衬底的的地硅通孔(Ground TSV)108和电源硅通孔(Power TSV)109的长度很短(长度在20微米到300微米范围内)，地硅通孔(Ground TSV)108和电源硅通孔(Power TSV)109的寄生电感很小，所以金属层1102、1104和夹在其中的高介电常数介质层1103构成平板电容结构在半导体芯片100的电源供电网络中形成了高效宽带退耦，在宽带宽范围内减小半导体芯片100的电源供电网络的输入阻抗，有效抑制半导体芯片100电源噪声。同时金属层1102、1104和夹在其中的高介电常数介质层1103构成平板电容结构能在宽带宽范围内有效隔离经凸点输入的外部电源输入噪声，为半导体芯片100提供纯净供电。另外，金属层1102、1104和夹在其中的高介电常数介质层1103构成平行板腔体结构，增加了金属层1102和1104上不同馈出点之间宽带宽范围内的隔离度，使得半导体芯片100电源和地的分布设计更灵活。高介电常数介质层1103的厚度越薄，介电常数越高，上述金属层1102、1104和夹在其中的高介电常数介质层1103构成的结构对半导体芯片100的上述贡献就越显著。除满足封装金属再分布层(RDL)111中各金属层间跳线引起的空洞外，金属层1102和1104是连续平面。
金属层1102和1104中可以任意一金属层连接地硅通孔(Ground TSV)108，而另一金属层连接电源硅通孔(Power TSV)109。也就是说，金属层1102可以与电源硅通孔(Power TSV)109相连接形成电源平面层(P)，而使金属层1104与地硅通孔(Ground TSV)108相连接形成地平面层(G)。也可以是金属层1102与地硅通孔(Ground TSV)108相连接形成地平面层(G)，而使金属层1104与电源硅通孔(Power TSV)109相连接形成电源平面层(P)。封装金属再分布层(RDL)111可以包括更多的金属层以及高介电常数介质层和金属间介质层，金属层1102、1104和夹在其中的高介电常数介质层1103构成的“三明治”结构，可以位于封装金属再分布层(RDL)111的底部(临近半导体衬底的背面表面103，如图1所示)，可以位于封装金属再分布层(RDL)111的中部，也可以位于封装金属再分布层(RDL)111的顶部(远离半导体衬底的背面表面103的一侧)。封装金属再分布层(RDL)111所包括的更多的金属层中，根据半导体芯片100需要，还可以有除金属层1102和1104外，与地硅通孔(Ground TSV)108或电源硅通孔(Power TSV)109连接的金属层，但是，同一个“三明治”结构中的两个金属层中不能同时与同一个地硅通孔(Ground TSV)电连接，也不能同时与同一个电源硅通孔(Power TSV)电连接。多个金属层与电源硅通孔(Power TSV)109电连接形成多个电源平面层(P)，多个金属层与地硅通孔(Ground TSV)108形成多个地平面层(G)，多个电源平面层(P)之间是短路的，多个地平面层(G)之间是短路的。
图1所示结构适合于Via-first(先做硅通孔再做半导体芯片的电路区域104和金属布线层105)、Via-middle(先做半导体芯片的电路区域104，再做硅通孔，然后再做金属布线层105)的硅通孔流程和方法，也适合于上述两种制备硅通孔流程和方法的搭配和调整形成的制备硅通孔流程和方法。硅通孔的打孔方法包括干刻(深硅刻蚀)、激光打孔，但不限于此；硅通孔的绝缘钝化层(图1中未示出)可以是以下无机材料或介质材料的一层或多层，例如，二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、树脂、PMMA、BCB，但不限于此；硅通孔的导电填充材料可以是纯金属、金属合金、导电胶、碳纳米管，但不限于此。
凸点113可以是锡凸点、金凸点、铜凸点，材料可以是纯金属、金属合金，但不限于此。
两个金属层和夹在其中的高介电常数介质层构成一个“三明治”结构，从电容器器件结构来讲，该“三明治”结构可以视为一平板电容结构；从电磁场理论来讲，该“三明治”结构可以视为一平行板腔体结构；从电子电路电源布线来讲，该“三明治”结构可以视为一平行板腔体式的电源分配层。
为简明清晰的突出本发明，本说明书以下各实施例中与实施例一(包括实施例一对应的附图1)中相同部分不再重复叙述。
实施例二：
图2为半导体芯片200的剖面示意图，穿透半导体衬底201的导电硅通孔(TSV)(包括地硅通孔(Ground TSV)208、电源硅通孔(Power TSV)209和信号硅通孔(Signal TSV)210)形成半导体芯片的金属布线层205中的金属布线到半导体衬底的背面表面203的电连接。也就是说，穿透半导体衬底201的导电硅通孔(TSV)形成了半导体芯片200一侧到相对于另一侧的电连接。位于半导体衬底的背面钝化层2101上的金属层2102、2104、2106、2108、2110依次排列，金属层2102与金属层2104间，以及金属层2104与金属层2106间，分别为高介电常数介质层2103a和2103b，金属层2102和金属层2106与地硅通孔(Ground TSV)208相连成为地平面，金属层2104与电源硅通孔(Power TSV)209相连成为电源平面，这样金属层2102、2104、2106和其间的高介电常数介质层2103a和2103b构成地平面层-电源平面层-地平面层(G-P-G)结构，可等效为两个平板电容结构相并联，与实施例1(图1)中的地平面层-电源平面层(G-P)或电源平面层-地平面层(P-G)的结构相比较，对半导体芯片电源噪声的抑制和隔离作用增强了近一倍，而只增多了一层布线。同时，这种地平面层-电源平面层-地平面层结构可有效抑制其中的电源平面向空间的电磁辐射，有利于半导体芯片200的电磁兼容性能。另外，构成的地平面层-电源平面层-地平面层(G-P-G)结构中两外侧的地平面可以为相邻的连接信号硅通孔(Signal TSV)的信号金属层(如图2中的金属层2108)中的信号线提供信号回流通路，有利于信号完整性。
上述金属层2102、2104、2106和其间的高介电常数介质层2103a和2103b构成地平面层-电源平面层-地平面层(G-P-G)结构可以位于封装金属再分布层(RDL)211的底部(临近半导体衬底的背面表面203，如图2所示)，可以位于封装金属再分布层(RDL)211的中部，也可以位于封装金属再分布层(RDL)211的顶部(远离半导体衬底的背面表面203的一侧)。
位于半导体衬底的背面钝化层2101上的金属层2102、2104、2106、2108、2110，高介电常数介质层2103a和2103b，以及金属间介质层2105a、2105b构成封装金属再分布层(RDL)211。根据半导体芯片200需要，封装金属再分布层(RDL)211还可以包含更多的金属层、金属间介质层和高介电常数介质层，其中三层金属层和两层高介电常数介质层构成一个如金属层2102、2104、2106和其间的高介电常数介质层2103a和2103b构成地平面层-电源平面层-地平面层(G-P-G)结构。地平面层-电源平面层-地平面层结构中的第一个金属层与地硅通孔电连接构成地平面层；第二个金属层与电源硅通孔电连接构成电源平面层；第三个金属层与地硅通孔电连接构成地平面层。当有多个金属层通过连接电源硅通孔(Power TSV)和地硅通孔(Ground TSV)而形成多个电源平面层(P)和多个地平面层(G)时，这些多个电源平面层(P)和多个地平面层(G)可以构成不同的电源平面层(P)、地平面层(G)排列组合结构，如G-P-G-P、P-G-P-G、G-P-G-P-G，但不限于此。另外多个地平面层(G)、电源平面层(P)排列组合结构中间可以插入连接信号硅通孔(Signal TSV)的信号金属层和金属间介质层。也就是说，可以用连接信号硅通孔(Signal TSV)的信号金属层和金属间介质层将多个地平面层(G)、电源平面层(P)排列组合在空间上隔离成两个及两个以上地平面层(G)、电源平面层(P)的子排列组合，各个子排列组合并联，显然最小的地平面层(G)、电源平面层(P)子排列组合是(G-P)或(P-G)。多个电源平面层(P)之间是短路的，多个地平面层(G)之间是短路的。每一个地平面层-电源平面层结构构成一个平板电容结构，多个金属层和其层间的高介电常数介质层形成的地平面层(G)、电源平面层(P)排列组合结构增大了总的电容量，整体储能能力增强，能为半导体芯片提供更多的电荷，满足半导体芯片瞬态大电流的需要，对半导体芯片电源噪声的抑制和隔离作用更强大。
实施例三：
阐述半导体芯片由于功能和性能要求，需要两个或两个以上电压供电的情况，例如，需要两个或两个以上电压给半导体芯片的不同功能区域供电。这些两个或两个以上供电电压的数值(伏值)可以相同，也可以不同。也就是说，半导体芯片的不同功能区域可能需要不同电压等级(不同电压值)的供电，例如：5V、3.3V、1.8V、1.2V等。也可能是，虽然半导体芯片的不同功能区域需要的供电电压等级(电压值)相同，但是由于不同功能区域的信号类型不同，例如：数字信号区域、模拟信号区域、微波射频信号区域、低速信号区域、高速信号区域等。不同功能区域供电间需要隔离以防止相互电源噪声干扰。总之，为了防止上述两个或两个以上电压供电间的电源噪声干扰，通常需要上述两个或两个以上电压供电间有一定的隔离度。为简明其间，本实施例附图(图3-图5，包括图4a和图4b)主要示出半导体芯片需要两个电压供电的情况。在理解本实施例附图基础上，很容易延伸推广至半导体芯片需要两个以上电压供电的情况。
上述半导体芯片需要的两个供电电压分别标记为VSS和VDD，在实施例附图3、4和图5中，电源硅通孔(Power TSV)309a用于传导供电电压VSS，电源硅通孔(Power TSV)309b用于传导供电电压VDD，地硅通孔(Ground TSV)308a用于传导与VSS相对应地电位，地硅通孔(Ground TSV)308b用于传导与VDD对应地电位，地硅通孔(Ground TSV)308a和地硅通孔(Ground TSV)308b在半导体芯片内可以是经过导电金属相互电连通的，也可以是电绝缘的。
在实施例附图3、4和图5中，半导体芯片300A、半导体芯片300B和半导体芯片300C都包括：一半导体衬底301和多个穿透半导体衬底301的导电硅通孔(TSV)；半导体芯片的正面表面302上设有一电路区域304。封环(seal ring)307围绕半导体芯片的电路区域304；电路区域304上的设有一金属布线层305，金属布线层305包含至少一层的金属布线，相邻各层金属布线由介质材料层相隔开，(图中未示出)，所述金属布线包括电源线、地线和信号线。金属布线层305上设有表面钝化层306。
多个穿透半导体衬底的导电硅通孔(TSV)形成半导体芯片的金属布线层305中的金属布线到半导体衬底的背面表面303的电连接，其中包括，连接半导体芯片的金属布线层305中VSS电源线的电源硅通孔(Power TSV)309a、连接半导体芯片的金属布线层305中VDD电源线的电源硅通孔(Power TSV)309b、连接半导体芯片的金属布线层305中与VSS相对应的地电位线的地硅通孔(Ground TSV)308a；连接半导体芯片的金属布线层305中与VDD相对应的地电位线的地硅通孔(Ground TSV)308b；连接半导体芯片的金属布线层305中信号线的信号硅通孔(Signal TSV)310。
供电电压VSS和VDD的电压值可以是相等的也可以是不相等的。当VSS＝VDD时，与承载供电电压VSS的电源硅通孔(Power TSV)连接的金属层之间是短路的，与承载供电电压VDD的电源硅通孔(Power TSV)连接的金属层之间是短路的，与承载供电电压VSS的电源硅通孔(Power TSV)连接的金属层和与承载供电电压VDD的电源硅通孔(Power TSV)连接的金属层之间是可以是绝缘的，也可以是直流导通，交流隔离的。与承载供电电压VSS相对应的地电位的地硅通孔(Ground TSV)连接的金属层之间是短路的，与承载供电电压VDD相对应的地电位的地硅通孔(Ground TSV)连接的金属层之间是短路的，与承载供电电压VSS相对应的地电位的地硅通孔(Ground TSV)连接的金属层和与承载供电电压VDD相对应的地电位的地硅通孔(Ground TSV)连接的金属层之间可以是绝缘的，也可以是直流导通，交流隔离的。
当VSS≠VDD时，与承载供电电压VSS的电源硅通孔(Power TSV)连接的金属层之间是短路的，与承载供电电压VDD的电源硅通孔(Power TSV)连接的金属层之间是短路的，与承载供电电压VSS的电源硅通孔(Power TSV)连接的金属层和与承载供电电压VDD的电源硅通孔(Power TSV)连接的金属层之间是绝缘的。
与承载供电电压VSS相对应的地电位的地硅通孔(Ground TSV)连接的金属层之间是短路的，与承载供电电压VDD相对应的地电位的地硅通孔(GroundTSV)连接的金属层之间是短路的，与承载供电电压VSS相对应的地电位的地硅通孔(Ground TSV)连接的金属层和与承载供电电压VDD相对应的地电位的地硅通孔(Ground TSV)连接的金属层之间可以是绝缘的，也可以是导通的。
半导体衬底的背面表面303与半导体衬底的正面表面302相对；背面表面303上设有背面钝化层3101、用于半导体芯片300A、半导体芯片300B和半导体芯片300C与外界电连接的凸点313，以及位于凸点313底部与金属层3106相接触的凸点下金属化层(UBM)312。
图3所示的半导体芯片300A的两个供电电压(VSS和VDD)具有相同的电压值，即从直流稳态数值上说，VSS＝VDD，但由于半导体芯片300A性能需要，VSS和VDD间需要隔离。金属层3102、3104、3106依次位于半导体衬底的背面钝化层3101上，金属层3102和3104间为高介电常数介质层3103，金属层3104和3106间为金属间介质层3105。金属层3102、3104、3106和其间的高介电常数介质层3103、金属间介质层3105组成封装金属再分布层(RDL)311A。所述封装金属再分布层(RDL)311A可以包括更多的金属层以及高介电常数介质层和金属间介质层，但至少要包括两层金属层和一层高介电常数介质层，这三层构成“三明治”结构，例如，金属层3102、3104和夹在其中的高介电常数介质层3103。外界电压供电电源和接地经凸点313先馈入半导体芯片300A的封装金属再分布层(RDL)311A。其中金属层3102成为与外界接地电连接的地平面，金属层3104成为与外界电压供电电源电连接的电源平面。外界电压供电电源和接地在金属层3104电源平面和金属层3102地平面上的馈入点位置不限，可以在O点区域或O′点区域，也可以不在。电源硅通孔(Power TSV)309b和地硅通孔(Ground TSV)308b在O点区域将金属层3104电源平面的电源电压和金属层3102地平面的地电位馈入半导体芯片的金属布线层305，进而馈入半导体芯片的电路区域304某一功能区域。电源硅通孔(Power TSV)309a和地硅通孔(Ground TSV)308a在O′点区域将金属层3104电源平面的电源电压和金属层3102地平面的地电位馈入半导体芯片的金属布线层305，进而馈入半导体芯片的电路区域304另一功能区域。金属层3102地平面、金属层3104电源平面与夹在其中的高介电常数介质层3103构成了一个平板电容结构，平板电容结构平面上两个不同物理点之间可以形成高频滤波隔离效果。高介电常数介质层3103越薄、介电常数越高，两个不同物理点之间距离越大，隔离带宽越宽，隔离深度越深。由于O点区域和O′点区域有一定距离，保证了经电源硅通孔(PowerTSV)309b和地硅通孔(Ground TSV)308b馈入半导体芯片的电路区域304某一功能区域的电压VDD与经电源硅通孔(Power TSV)309a和地硅通孔(Ground TSV)308a馈入半导体芯片的电路区域304另一功能区域的电压VSS之间的电源噪声隔离。同时，由于金属层3102地平面、金属层3104电源平面是连续平面，且面积几乎可以与半导体芯片300A平面面积接近，使得金属层3102地平面、金属层3104电源平面与夹在其中的高介电常数介质层3103构成的平板电容结构具有最大化的电容值，能为半导体芯片VDD功能区域和VSS功能区域提供大量瞬态电荷，满足瞬态大电流抽取的需要，抑制VDD功能区域和VSS功能区域电源噪声。另外，这种两个供电电压(VSS和VDD)共用同一连续的平板电容结构，与分用独立平板电容结构相比，减少了封装金属再分布层的金属层数、降低了制作难度、节约成本。
图4所示的半导体芯片300B的两个供电电压(VSS和VDD)可以具有相同的电压值，也可以具有不同的电压值。3102′、3102″是封装金属再分布层(RDL)311B中同一金属层被分割开的两个部分。图4a示出3102′、3102″所属金属层的平面示意图，图中的圆形空洞表示为与该金属层电绝缘的过孔穿过该金属层而挖去的部分。3104′、3104″是封装金属再分布层(RDL)311B中另一同层金属被分割开的两个部分。图4b示出3104′、3104″所属金属层的平面示意图，图中的圆形空洞表示为与该金属层电绝缘的过孔穿过该金属层而挖去的部分。3102′和3102″间，以及3104′和3104″间的缝隙宽度为W。3102′和3102″，以及3104′和3104″的平面几何形状可以是任意的，不限于图4a和4b所示的形状。3104′和3102′分别经凸点313与外界电压VSS的供电电源和接地电连接，同时分别与电源硅通孔(Power TSV)309a和地硅通孔(Ground TSV)308a电连接。3104″和3102″分别经凸点313与外界电压VDD的供电电源和接地电连接，同时分别与电源硅通孔(Power TSV)309b和地硅通孔(Ground TSV)308b电连接。金属层3102′地平面、金属层3104′电源平面与夹在其中的高介电常数介质层3103构成了一个平行板腔体式的电压VSS电源分配层。金属层3102″地平面、金属层3104″电源平面与夹在其中的高介电常数介质层3103构成了一个平行板腔体式的电压VDD电源分配层。由于夹在金属层3104′和3102′间，以及3104″和3102″间的高介电常数介质层3103具有介电常数高并且厚度薄的特点，在较小的缝隙宽度W情况下，就能实现电压VSS和VDD间宽带宽的深度隔离。金属层3102′、3104′与夹在其中的高介电常数介质层3103构成的平板电容为半导体芯片VSS功能区域提供瞬态电流，抑制VSS功能区域电源噪声。金属层3102″、3104″与夹在其中的高介电常数介质层3103构成的平板电容为半导体芯片VDD功能区域提供瞬态电流，抑制VDD功能区域电源噪声。当然，由于3102′、3102″和3104′、3104″的面积比较图3中3102和，3104面积有所减少，构成的电容容值减小、储存电荷的能力有限，所以提供给半导体芯片VSS功能区域和VDD功能区域的瞬态电流大小有限，对电源噪声抑制的深度受限。
半导体芯片300C的两个供电电压(VSS和VDD)也可以具有相同的电压值或不同的电压值。半导体芯片300C的封装金属再分布层(RDL)311C中至少四层或四层以上金属层和至少两层或两层以上高介电常数介质层位于半导体衬底的背面表面上，其中两层金属层和夹在其间的一层高介电常数介质层构成一平行板腔体结构，构成的所述平行板腔体结构的最少数量等于所述半导体芯片所需隔离供电电压的数量，两个相邻的所述平行板腔体结构之间至少有一层金属间介质层，属于同一平行板腔体结构的两层金属层中的一层金属层与承载半导体芯片所需的一个供电电压的电源硅通孔(Power TSV)电连接，另一层金属层与承载相对应的地电位的地硅通孔(Ground TSV)电连接，同一金属层所电连接的多个电源硅通孔(Power TSV)或多个地硅通孔(Ground TSV)承载相同的，无需相隔离的供电电压或地电位。如图5所示，半导体芯片300C的封装金属再分布层(RDL)311C中包括两层高介电常数介质层3103a和3103b。金属层3102a、3104a、3104b、3102b、3106依次位于半导体衬底的背面钝化层3101上，高介电常数介质层3103a夹在金属层3102a和3104a之间，高介电常数介质层3103b夹在金属层3104b和3102b之间。金属间介质层3105a、3105b分别位于金属层3104a和3104b之间、金属层3102b和3106之间。3104a和3102a分别经凸点313与外界电压VDD的供电电源和接地电连接，同时分别与电源硅通孔(PowerTSV)309b和地硅通孔(Ground TSV)308b电连接。3104b和3102b分别经凸点313与外界电压VSS的供电电源和接地电连接，同时分别与电源硅通孔(PowerTSV)309a和地硅通孔(Ground TSV)308a电连接。金属层3102a地平面、金属层3104a电源平面与夹在其中的高介电常数介质层3103a构成了一个平行板腔体式的电压VDD电源分配层；金属层3102b地平面、金属层3104b电源平面与夹在其中的高介电常数介质层3103b构成了一个平行板腔体式的电压VSS电源分配层；由于金属层3102a、3104a、3104b、3102b间是相互电绝缘的，上述平行板腔体式的电压VDD电源分配层与平行板腔体式的电压VSS电源分配层间的耦合很小，所以能实现电压VSS和VDD间好的隔离，同时，金属层3102a、3104a、3104b、3102b是连续平面，且面积几乎可以与半导体芯片300C平面面积接近，上述平行板腔体式的电压VDD电源分配层与平行板腔体式的电压VSS电源分配层具有最大化的电容值，能为半导体芯片VDD功能区域和VSS功能区域提供大量瞬态电荷，满足瞬态大电流抽取的需要，抑制VDD功能区域和VSS功能区域电源噪声；显然图5所示的半导体芯片300C的缺点是其封装金属再分布层(RDL)311C需要较多的金属层，增加的制备难度和成本。
上述实施例(附图3、4和图5)很容易类推到金属层3102、3102′、3102″、3102a、和3102b为电源平面，而金属层3104、3104′、3104″、3104a、和3104b为地平面的情况。
上述实施例(附图3、4和图5)很容易推广到封装金属再分布层(RDL)311A、311B、311C包含更多的金属层、金属间介质层和高介电常数介质层的情况，每两个所述金属层与一个所述高介电常数介质层构成一个“三明治”结构；多个“三明治”结构中的一个金属层与地硅通孔(Ground TSV)电连接形成地平面层(G)，另一个金属层与电源硅通孔(Power TSV)形成电源平面层(P)。多个地平面层(G)、电源平面层(P)构成各种不同的地平面层(G)、电源平面层(P)层排列组合结构，如G-P-G、G-P-G-P、P-G-P-G、G-P-G-P-G，但不限于此，另外多个金属层和其层间的高介电常数介质层形成的地平面层(G)、电源平面层(P)排列组合结构中间可以插入连接信号硅通孔(Signal TSV)的信号金属层和金属间介质层，也就是说，可以用连接信号硅通孔(Signal TSV)的信号金属层和金属间介质层将多个金属层和其层间的高介电常数介质层形成的地平面层(G)、电源平面层(P)排列组合在空间上隔离成两个及两个以上地平面层(G)、电源平面层(P)的子排列组合，各子排列组合并联，显然最小的地平面层(G)、电源平面层(P)子排列组合是(G-P)或(P-G)。多个金属层和其层间的高介电常数介质层形成的地平面层(G)、电源平面层(P)排列组合结构增大了总的电容量，整体储能能力增强，能为半导体芯片提供更多的电荷，满足半导体芯片瞬态大电流的需要，对半导体芯片电源噪声的抑制和隔离作用更强大。
上述实施例(附图3、4和图5)很容易推广到半导体芯片含有多个(两个以上)供电电压的情况，这多个(两个以上)供电电压可以具有相同的电压值或也可以具有不同的电压值。
实施例四：
如附图6所示，半导体芯片400包括：一半导体衬底401和若干穿透半导体衬底的导电硅通孔；半导体衬底的正面表面402上设有一电路区域404，金属布线层405位于电路区域404上。金属布线层405包含一层和一层以上的金属布线，相邻各层金属布线由介质材料层相隔开，(图中未示出)。金属布线包括电源线、地线和信号线。
多个穿透半导体衬底的导电硅通孔(TSV)；形成半导体芯片的金属布线层405中的电源线和地线到半导体衬底的背面表面403的电连接，其中包括，连接半导体芯片的金属布线层405中地线的地硅通孔(Ground TSV)408；连接半导体芯片的金属布线层405中电源线的电源硅通孔(Power TSV)409。
半导体衬底的背面表面403与半导体衬底的正面表面402相对。半导体衬底的背面钝化层4101位于半导体衬底的背面表面403上。金属层4102、4104依次位于半导体衬底的背面钝化层4101上，金属层4102、4104是连续的。金属层4102和4104间为高介电常数介质层4103，金属层4102连接地硅通孔(GroundTSV)408，金属层4104连接电源硅通孔(Power TSV)409；金属层4106位于半导体芯片的金属布线层405上方，金属层4106和半导体芯片的金属布线层405间有介质层4105来实现电绝缘。与外界电连接的凸点413，以及位于凸点413底部与金属层4106相接触的凸点下金属化层(UBM)412。金属层4106可以起到重新分布各个凸点413位置的作用。介质层4105也可以起到在后续制备金属层4106、凸点下金属化层(UBM)412和凸点413工艺过程中保护前期工艺制备成果的作用。也就是说，半导体芯片400包括第一表面和第二表面，第二表面与第一表面相对，相比较而言，第一表面临近半导体芯片的电路区域404，第二表面远离半导体芯片的电路区域404；与外界电连接的凸点413位于半导体芯片400的第一表面上，连续金属层4102、4104和其间的高介电常数介质层4103构成的高电容密度的平板电容位于半导体芯片400的第二表面上，所述构成的高电容密度的平板电容通过穿透半导体衬底的地硅通孔(Ground TSV)408和电源硅通孔(Power TSV)409实现对半导体芯片400中电源分配网络的退耦，提供瞬态大电流的需求，抑制电源噪声。
金属层4102、4104和其间的高介电常数介质层4103组成封装金属再分布层(RDL)。
上述实施例很容易类推到金属层4102连接电源硅通孔(Power TSV)，而金属层4104连接地硅通孔(Ground TSV)的情况；也很容易推广到半导体芯片的第二表面有多个金属层连接地硅通孔(Ground TSV)形成各种不同的地平面层(G)，多个金属层连接电源硅通孔(Power TSV)形成不同的电源平面层(P)。多个地平面层(G)、电源平面层(P)形成各种不同的地平面层(G)、电源平面层(P)排列组合结构，如G-P-G、G-P-G-P、P-G-P-G、G-P-G-P-G，但不限于此。另外多个金属层和其层间的高介电常数介质层形成的地平面层(G)、电源平面层(P)排列组合结构中间可以插入金属间介质层；也很容易推广到半导体芯片含有两个或两个以上供电电压的情况，这两个或两个以上供电电压可以具有相同的电压值或也可以具有不同的电压值。
实施例五：
图7给出半导体芯片500的剖面结构示意图，图8给出半导体芯片500的表面俯视结构示意图。
如附图7所示，半导体芯片500包括：一半导体衬底501和若干穿透半导体衬底的导电硅通孔。半导体衬底的正面表面502上设有一电路区域504，金属布线层505位于电路区域504上。半导体芯片的金属布线层505包含一层和一层以上的金属布线，相邻各层金属布线由介质材料层相隔开，(图中未示出)，所述金属布线包括电源线、地线和信号线。焊盘514位于金属布线层505的顶部，通常如图8所示，呈单层环形分布，也可以分布成多层(两层及以上)环形；封环(seal ring)507围绕半导体芯片的电路区域504，形成对半导体芯片的电路区域504的保护，焊盘514位于封环(seal ring)507内部；图形化的金属层515将所有焊盘514电连接至封环(seal ring)507外部。介质层506用于金属层515和半导体芯片的金属布线层505之间的电绝缘隔离。
位于封环(seal ring)507外部(即半导体芯片的电路区域504之外)的多个穿透半导体衬底的导电硅通孔(TSV)和图形化的金属层515一起形成了所有焊盘514到半导体衬底的背面表面403的电连接。多个穿透半导体衬底的导电硅通孔(TSV)，其中包括，连接半导体芯片的金属布线层505中地线的地硅通孔(Ground TSV)508，连接半导体芯片的金属布线层505中电源线的电源硅通孔(Power TSV)509，连接半导体芯片的金属布线层505中信号线的信号硅通孔(Signal TSV)(图中未示出)。
半导体衬底的背面表面503与半导体衬底的正面表面502相对。半导体衬底的背面钝化层5101位于半导体衬底的背面表面503上。连续的金属层5102、5104依次位于半导体衬底的背面钝化层5101上。金属层5102和5104间为高介电常数介质层5103。金属层5102连接地硅通孔(Ground TSV)508形成地平面层(G)；金属层5104连接电源硅通孔(Power TSV)509形成电源平面层(P)。连续的金属层5102地平面层、金属层5104电源平面层以及其层间的高介电常数介质层5103构成的高电容密度的平板电容通过穿透半导体衬底的地硅通孔(GroundTSV)508和电源硅通孔(Power TSV)509实现对半导体芯片500中电源分配网络的退耦，提供瞬态大电流的需求，抑制电源噪声。金属层5102、5104、5106和其间的高介电常数介质层5103、金属间介质层5105组成封装金属再分布层(RDL)511。凸点513用于半导体芯片500与外界电连接。凸点下金属化层(UBM)512位于凸点513底部与金属层5106相接触。
图7所示结构适合于Via-last(先做半导体芯片常规工艺流程，包括半导体芯片的电路区域504和金属布线层505，再做硅通孔)的硅通孔流程和方法。图7所示结构中硅通孔远离半导体芯片的电路区域，工艺难度较低，避免了硅通孔制备过程中对半导体芯片的电路区域的污染和损害，成品率和成本易于保证。
上述实施例很容易类推到金属层5102连接电源硅通孔(Power TSV)，而金属层5104连接地硅通孔(Ground TSV)的情况；也很容易推广到封装金属再分布层(RDL)511中含有多个连接地硅通孔(Ground TSV)或电源硅通孔(PowerTSV)的金属层和其层间的高介电常数介质层，形成各种不同的地平面层(G)、电源平面层(P)排列组合结构，如G-P-G、G-P-G-P、P-G-P-G、G-P-G-P-G，但不限于此，另外所述多个金属层和其层间的高介电常数介质层形成的地平面层(G)、电源平面层(P)排列组合结构中间可以插入金属间介质层；也很容易推广到半导体芯片含有两个或两个以上供电电压的情况，这两个或两个以上供电电压可以具有相同的电压值也可以具有不同的电压值。
实施例六：
图9给出半导体芯片600的剖面结构示意图，图10给出半导体芯片600的表面俯视结构示意图。
如附图10所示，图形化的金属层615将所有焊盘514电连接至封环(sealring)607外部，并且使得多个穿透半导体衬底601的导电硅通孔(TSV)呈双排交错式分布，为满足半导体芯片性能和方便后续使用的需要，多个穿透半导体衬底601的导电硅通孔(TSV)的分布形式可以是多种多样的。
应当指出，在本发明结构前提下，还可以做出不同的结构搭配调整和细节润色，这些调整和润色也应视为本发明的保护范围。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (17)

1.一种半导体芯片，其特征在于，包括：
一半导体衬底以及若干穿透半导体衬底的导电硅通孔；
所述半导体衬底上设有平板电容结构。
2.根据权利要求1所述的一种半导体芯片，其特征在于：
所述半导体衬底的正面表面上设有一半导体芯片的电路区域；
所述电路区域上设有一金属分布层；
所述半导体衬底的背面表面上设有一封装金属再分布层；
所述平板电容结构设在所述封装金属再分布层上；
所述金属分布层通过所述电硅通孔与所述封装金属再分布层电连接。
3.根据权利要求2所述的一种半导体芯片，其特征在于：
所述金属分布层的金属布线包括电源线、地线和信号线；
所述导电硅通孔至少包括至少一个电源硅通孔和至少一个地硅通孔；
所述导电硅通孔包括信号硅通孔或不包括信号硅通孔；
所述电源硅通孔承载半导体芯片所需的供电电压；
所述地硅通孔承载半导体芯片所需的与所述供电电压相对应的地电位；
所述电源硅通孔与所述电源线连接，所述地硅通孔与所述地线连接，所述信号硅通孔与所述信号线连接。
4.根据权利要求3所述的一种半导体芯片，其特征在于：
所述封装金属再分布层包括至少两个金属层和至少一个高介电常数介质层，其中，两个所述金属层与一个所述高介电常数介质层构成一个“三明治”结构；
所述“三明治”结构构成一个所述平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个金属层之间；
所述“三明治”结构中一金属层与所述电源硅通孔电连接形成电源平面层；另一金属层与所述地硅通孔电连接形成地平面层。
5.根据权利要求3所述的一种半导体芯片，其特征在于：
所述封装金属再分布层包含多个金属层、多个高介电常数介质层和多个金属间介质层；其中，三个所述金属层与两个高介电常数介质层构成一个地平面层-电源平面层-地平面层结构；
所述地平面层-电源平面层-地平面层结构构成一个由两个所述平板电容结构相并联的结构；
所述地平面层-电源平面层-地平面层结构中的所述三个金属层与所述两个高介电常数介质层按照金属层、高介电常数介质层、金属层、高介电常数介质层、金属层依次排列；
所述地平面层-电源平面层-地平面层结构位于所述封装金属再分布层的顶部、中部或底部；
所述地平面层-电源平面层-地平面层结构中的第一个金属层与所述地硅通孔电连接构成地平面层；第二个金属层与所述电源硅通孔电连接构成电源平面层；第三个金属层与所述地硅通孔电连接构成地平面层。
6.根据权利要求3所述的一种半导体芯片，其特征在于：
所述封装金属再分布层包括多个金属层、多个高介电常数介质层、多个金属间介质层；其中，每一个所述高介电常数介质层与其两侧的两个所述金属层构成一个“三明治”结构；
每一个所述“三明治”结构构成一个所述平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个金属层之间；
所述“三明治”结构位于所述封装金属再分布层的顶部、中部或底部；
所述“三明治”结构中一金属层与所述电源硅通孔电连接形成电源平面层；另一金属层与所述地硅通孔电连接形成地平面层；
多个所述电源平面层和多个所述地平面层构成不同的排列组合结构。
7.根据权利要求6所述的一种半导体芯片，其特征在于：
多个与所述信号硅通孔连接的金属层和金属间介质层将所述排列组合结构在空间上隔离成多个电源平面层、地平面层的子排列组合；
最小的所述子排列组合包括地平面层-电源平面层或电源平面层-地平面层。
8.根据权利要求6所述的一种半导体芯片，其特征在于：
所述排列组合包括地平面层-电源平面层-地平面层-电源平面层、电源平面层-地平面层-电源平面层-地平面层、或地平面层-电源平面层-地平面层-电源平面层-地平面层。
9.根据权利要求4-8任一项所述的一种半导体芯片，其特征在于：
多个所述电源平面之间是短路的；
多个所述地平面之间是短路的。
10.根据权利要求2所述的一种半导体芯片，其特征在于：
所述封装金属再分布层可以包括多个金属层、多个高介电常数介质层或所述所述封装金属再分布层可以包括多个金属层、多个高介电常数介质层和至少一个金属间介质层；其中，每一个所述高介电常数介质层与其两侧的两个所述金属层构成一个“三明治”结构；
所述“三明治”结构构成一个所述平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个金属层之间；
所述“三明治”结构中一金属层与所述电源硅通孔电连接形成电源平面层；另一金属层与所述地硅通孔电连接形成地平面层；
多个所述电源平面层和多个所述地平面层构成不同的排列组合结构；
所述排列组合包括地平面层-电源平面层-地平面层-电源平面层、电源平面层-地平面层-电源平面层-地平面层、或地平面层-电源平面层-地平面层-电源平面层-地平面层；
多个与所述信号硅通孔连接的金属层和金属间介质层将所述排列组合结构在空间上隔离成多个电源平面层、地平面层的子排列组合；
最小的所述子排列组合包括地平面层-电源平面层或电源平面层-地平面层。
11.根据权利要求10所述的一种半导体芯片，其特征在于：
所述半导体芯片需要至少两个具有相同伏值的电压隔离供电；
所述导电硅通孔包括至少两个穿透半导体衬底的电源硅通孔、至少两个穿透半导体衬底的地硅通孔；所述电源硅通孔承载至少两个半导体芯片所需的相隔离供电的电压；
所述地硅通孔承载与所述至少两个与半导体芯片所需的隔离供电的电压相对应的地电位；
所述封装金属再分布层包括至少两个金属层和至少一个高介电常数介质层，其中，两个所述金属层与一个所述高介电常数介质层构成一个“三明治”结构；
所述“三明治”结构构成一个所述平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个金属层之间；
所述“三明治”结构中一金属层与所述电源硅通孔电连接形成电源平面层；另一金属层与所述地硅通孔电连接形成地平面层；
所述承载相隔离供电电压的电源硅通孔和承载与相隔离供电电压相对应的地电位的地硅通孔与所述平板电容结构的接触点在所述平板电容结构表面上呈区域化分布。
12.根据权利要求10所述的一种半导体芯片，其特征在于：
所述半导体芯片需要至少两个电压隔离供电；
所述导电硅通孔包括至少两个穿透半导体衬底的电源硅通孔、至少两个穿透半导体衬底的地硅通孔；
所述电源硅通孔承载至少两个半导体芯片所需的相隔离供电的电压；
所述地硅通孔承载与所述至少两个半导体芯片所需的相隔离供电的电压相对应的地电位；
所述封装金属再分布层至少要包括至少两个金属层和至少一个高介电常数介质层；其中，两个所述金属层分别被分割成至少两个独立绝缘的子金属面；两个所述子金属面与一个所述高介电常数介质层构成一个“三明治”结构； 
所述“三明治”结构构成一个所述子平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个子金属面之间；
所述“三明治”结构中一子金属面与所述电源硅通孔电连接形成电源平面；另一子金属面与所述地硅通孔电连接形成地平面；
两个所述金属层中的一个金属层的各个子金属面分别承载至少两个半导体芯片所需的相隔离供电的电压，另一个金属层的各个子金属面分别承载与所述至少两个半导体芯片所需的相隔离供电的电压相对应的地电位。
13.根据权利要求10所述一种半导体芯片，其特征在于：
所述半导体芯片需要至少两个电压隔离供电；
所述导电硅通孔包括至少两个穿透半导体衬底的电源硅通孔、至少两个穿透半导体衬底的地硅通孔；
所述电源硅通孔承载至少两个半导体芯片所需的相隔离供电的电压；
所述地硅通孔承载与所述至少两个半导体芯片所需的相隔离供电的电压相对应的地电位；
所述封装金属再分布层包括至少四个金属层、至少两个高介电常数介质层和至少一个金属间介质层；其中，两个所述金属层与一个所述高介电常数介质层构成一个“三明治”结构；至少有一层金属间介质层将两个相邻的“三明治”结构在空间上隔离开；
所述“三明治”结构构成一个所述平板电容结构；
所述“三明治”结构中的所述高介电常数介质层位于所述两个金属层之间；
所述“三明治”结构中一金属层与所述电源硅通孔电连接形成电源平面层；另一金属层与所述地硅通孔电连接形成地平面层；
各个“三明治”结构分别承载至少两个半导体芯片所需的相隔离供电的电压，以及与所述至少两个半导体芯片所需的相隔离供电的电压相对应的地电位。
14.根据权利要求2所述的一种半导体芯片结构，其特征在于:
所述电路区域周围设有环绕的封环，所述导电硅通孔位于所述电路区域的下方或位于所述封环之外。
15.根据权利要求1所述的一种半导体芯片结构，其特征在于:
所述半导体芯片与外界电连接的凸点位于所述半导体芯片的正面表面上或位于所述半导体芯片的背面表面上。
16.根据权利要求书4、5、6、10、11、12、13任一项所述的一种半导体芯片结构，其特征在于：
所述高介电常数介质层两侧与所述电源硅通孔电连接的金属层或金属层的子金属面构成连续的平面；
所述高介电常数介质层两侧与所述地硅通孔电连接的金属层或金属层的子金属面构成连续的平面。
17.根据权利要求书4、5、6、10、11、12、13任一项所述的一种半导体芯片结构，其特征在于：
所述高介电常数介质层的厚度为100纳米-10微米，其介电常数超过10。
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