CN102843149B - 基于求和阵列的近地通信中ldpc编码器和编码方法 - Google Patents

Abstract

本发明涉及一种解决CCSDS近地通信系统中QC-LDPC码并行编码的方案，其特征在于，所述系统的QC-LDPC码的并行编码器主要由寄存器、求和阵列、选择器和b位二输入异或门四部分组成。本发明提供的QC-LDPC并行编码器，能在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。

Description

基于求和阵列的近地通信中LDPC编码器和编码方法

技术领域

本发明涉及近地太空数据通信领域，特别涉及一种CCSDS近地通信系统中QC-LDPC码编码器的并行实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验(Low-DensityParity-Check,LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator,SRAA)加以实现。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j(1≤i≤a,1≤j≤t)构成的阵列，t＝a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。并行SRAA法完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。

CCSDS近地通信系统推荐了一种QC-LDPC码，其中，a＝14，c＝2，t＝16，b＝511。

CCSDS近地通信系统中QC-LDPC高速编码的现有解决方案是采用并行SRAA法，所需的编码时间是527个时钟周期，逻辑资源需要22484个寄存器、14308个二输入与门和14308个二输入异或门。当采用硬件实现时，如此多的资源需求意味着功耗大、成本高。

发明内容

针对CCSDS近地通信系统QC-LDPC码高速编码的现有实现方案中存在的资源需求量大缺点，本发明提供了一种基于求和矩阵的并行编码方法，能在保持编码速度不变的前提下，减少资源需求。

如图1所示，CCSDS近地通信系统中QC-LDPC码的并行编码器主要由4种功能模块组成：寄存器、求和阵列、选择器和b位二输入异或门。整个编码过程分4步完成：第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1和R_a+2；第2步，寄存器R₁～R_a各自串行循环左移1次，选择器M₁和M₂分别从求和阵列的输出端中选择b个，共同构成向量(s_1,k,s_2,k,…,s_a,k)(1≤k≤b)与块首行矩阵F的乘积，b位二输入异或门A_l(1≤l≤2)将乘积的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l；第3步，以1为步长递增改变k的取值，重复第2步b次；第4步，并行输出码字v＝(s,p)。

本发明提供的QC-LDPC并行编码器，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1是CCSDS近地通信系统中QC-LDPC码的并行编码器整体结构；

图2是求和阵列的构成示意图；

图3给出了各种多输入异或门的数量；

图4比较了传统的并行SRAA法与本发明的资源消耗。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行(首行是末行)循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列(首列是末列)循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j(1≤i≤a,1≤j≤t)构成的阵列：

G(或H)的连续b行和b列分别被称为块行和块列。假设g_i,j(1≤i≤a,a+1≤j≤t)是循环矩阵G_i,j的首行，那么可按照如下方式定义a×bc阶块首行矩阵F：

F是由生成矩阵G后c块列中所有循环矩阵的首行构成的，可视为由bc个a维列向量组成的。

CCSDS近地通信系统推荐了一种QC-LDPC码，其中，a＝14，c＝2，t＝16，b＝511。对于CCSDS近地通信系统，块首行矩阵F由bc＝1022个a＝14维列向量组成，有995个不同的非零列向量。生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p。以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)；校验向量p被等分为c段，即p＝(p₁,p₂)。对于第i(1≤i≤a)段信息向量s_i，有s_i＝(s_i,1,s_i,2,…,s_i,b)。

由式(1)、(2)和循环矩阵的特点，图1给出了适用于CCSDS近地通信系统中QC-LDPC码的并行编码器，它主要由寄存器、求和阵列、选择器和b位二输入异或门四种功能模块组成。

寄存器R₁～R_a用于缓存信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1和R_a+2用于计算和存储校验向量p＝(p₁,p₂)。

求和阵列对并行输入的a位信息比特s_1,k,s_2,k,…,s_a,k(1≤k≤b)进行求和，具体而言，是从中选取m(1≤m≤a)个不同的元素进行模2加。由排列组合知识可知，穷举可得到2^a-1＝16384个不同的求和表达式。由于块首行矩阵F有995个不同的非零列向量，实际上只会用到其中的995个求和表达式，它们是列向量与向量(s_1,k,s_2,k,…,s_a,k)的内积。995个求和表达式可用995个多输入异或门加以实现。多输入异或门的输入端数目范围是1～12，当只有一个输入端时，单输入异或门实际上是直连线。综上，求和阵列有14个输入端和995个输出端，其内部由995个多输入异或门组成，如图2所示。图3给出了各种多输入异或门的数量，它们总共相当于5832个二输入异或门。

选择器M₁和M₂在求和阵列运算结果的基础上，完成向量(s_1,k,s_2,k,…,s_a,k)(1≤k≤b)与块首行矩阵F的并行乘法。选择器M_l(1≤l≤2)从求和阵列的995个输出端中选择b个，以构成向量(s_1,k,s_2,k,…,s_a,k)与块首行矩阵F乘积的第l段b比特，选择方式完全取决于F的1022个列向量。可见，求和阵列中多输入异或门的平均复用率达到了1022/995＝1.03。

b位二输入异或门A_l(1≤l≤2)将向量(s_1,k,s_2,k,…,s_a,k)(1≤k≤b)与块首行矩阵F乘积的第l段b比特累加到寄存器R_a+l中。

本发明提供了一种QC-LDPC码的并行编码方法，结合CCSDS近地通信系统中QC-LDPC码的并行编码器(如图1所示)，其编码步骤描述如下：

第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1和R_a+2；

第2步，寄存器R₁～R_a各自串行循环左移1次，选择器M₁和M₂分别从求和阵列的输出端中选择b个，共同构成向量(s_1,k,s_2,k,…,s_a,k)(1≤k≤b)与块首行矩阵F的乘积，b位二输入异或门A_l(1≤l≤2)将乘积的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l；

第3步，以1为步长递增改变k的取值，重复第2步b次，完成后，寄存器R₁～R_a存储的是信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1和R_a+2存储的是校验向量p＝(p₁,p₂)；

第4步，并行输出码字v＝(s,p)。

从以上步骤不难看出，整个编码过程共需b+t＝527个时钟周期，这与传统的并行SRAA法完全相同。

图4比较了传统的并行SRAA法与本发明的资源消耗。从图4可清楚看到，本发明无需与门，使用了较少的寄存器和异或门，耗费量分别是并行SRAA法的36％和48％。综上可见，与传统的并行SRAA法相比，本发明保持了编码速度，具有控制简单、资源消耗少、功耗小、成本低等优点。

以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

Claims (5)

1.一种适合于CCSDS近地通信系统采用的QC-LDPC码的并行编码器，QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a＝14，t＝16，b＝511，c＝t-a＝2，1≤i≤a，1≤j≤t，G的连续b列被称为块列，F是由生成矩阵G后c块列中所有循环矩阵的首行构成的a×(b×c)阶块首行矩阵，F可视为由b×c个a维列向量组成的矩阵，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，第i段信息向量s_i＝(s_i,1,s_i,2,…,s_i,b)，校验向量p被等分为c＝2段，即p＝(p₁,p₂)，其特征在于，所述编码器包括以下部件：

寄存器R₁～R_a+2，寄存器R₁～R_a用于缓存信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1和R_a+2用于计算和存储校验向量p＝(p₁,p₂)；

求和阵列，对并行输入a位信息比特s_1,k,s_2,k,…,s_a,k进行组合求和，具体而言，是从中选取m个不同的元素进行模2加，其中，1≤k≤b，1≤m≤a；

选择器M₁和M₂，在求和阵列运算结果的基础上，完成向量(s_1,k,s_2,k,…,s_a,k)与块首行矩阵F的并行乘法；

b位二输入异或门A₁和A₂，A_l将向量(s_1,k,s_2,k,…,s_a,k)与块首行矩阵F乘积的第l段b比特累加到寄存器R_a+l中，其中，1≤l≤c。

2.如权利要求1所述的并行编码器，其特征在于，所述块首行矩阵F是由生成矩阵G前c块列中所有循环矩阵的首行构成的。

3.如权利要求1所述的并行编码器，其特征在于，所述求和阵列有a个输入端和995个输出端，求和阵列对并行输入的a位信息比特s_1,k,s_2,k,…,s_a,k进行组合求和，块首行矩阵F有995个不同的非零列向量，它们与向量(s_1,k,s_2,k,…,s_a,k)的内积对应995个求和表达式，这些求和表达式用995个多输入异或门加以实现。

4.如权利要求1所述的并行编码器，其特征在于，所述选择器M_l从求和阵列的995个输出端中选择b个，以构成向量(s_1,k,s_2,k,…,s_a,k)与块首行矩阵F乘积的第l段b比特，选择方式完全取决于F的1022个列向量。

5.一种适合于CCSDS近地通信系统采用的QC-LDPC码的并行编码方法，QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a＝14，t＝16，b＝511，c＝t-a＝2，1≤i≤a，1≤j≤t，G的连续b列被称为块列，F是由生成矩阵G后c块列中所有循环矩阵的首行构成的a×(b×c)阶块首行矩阵，F可视为由b×c个a维列向量组成的矩阵，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，第i段信息向量s_i＝(s_i,1,s_i,2,…,s_i,b)，校验向量p被等分为c＝2段，即p＝(p₁,p₂)，其特征在于，所述编码方法包括以下步骤：

第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1和R_a+2；

第2步，寄存器R₁～R_a各自串行循环左移1次，选择器M₁和M₂分别从求和阵列的输出端中选择b个，共同构成向量(s_1,k,s_2,k,…,s_a,k)与块首行矩阵F的乘积，b位二输入异或门A_l将乘积的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l；

第3步，以1为步长递增改变k的取值，重复第2步b次，完成后，寄存器R₁～R_a存储的是信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1和R_a+2存储的是校验向量p＝(p₁,p₂)；

第4步，并行输出码字v＝(s,p)。