CN102820063A - 半导体存储装置 - Google Patents

Abstract

本发明实现在长期间的数据保持特性上优越且能高效地进行读出时的数据的错误检测和纠正的半导体存储装置。在将使用了金属氧化物的可变电阻元件用于信息的存储的半导体存储装置（1）中，将在使该可变电阻元件转变成高电阻状态的情况下施加的重写电压脉冲的电压振幅设定在使得成为转变后的高电阻状态的电阻值随着时间的经过而上升的数据保持特性的电压范围内。具体地说，设定在伴随着使该电压振幅上升，转变后的高电阻状态的电阻值朝向规定的峰值上升的电压范围。而且，在利用ECC电路（106）检测出数据错误的情况下，视为本来应是低电阻状态的数据变化成了高电阻状态，将检测出错误的全部的存储单元的可变电阻元件重写成低电阻状态，对检测出错误的位进行纠正。

Description

半导体存储装置

技术领域

本发明涉及具有在行方向和列方向上分别排列多个存储单元（memory cell）而成的存储单元阵列的半导体存储装置，该存储单元包括基于利用电应力的施加使电阻变化的电动作特性来存储信息的可变电阻元件。

背景技术

以闪存为代表的非易失性存储器作为大容量、小型的信息记录介质在计算机、通信、测量设备、自动控制装置以及在个人周边使用的生活设备等广泛的领域中使用，对更廉价、大容量的非易失性存储器的需要非常大。这是根据以下理由：从能进行电重写并且即使切断电源数据也不会消失的方面出发，能发挥作为以下器件的功能：能容易搬运的存储卡、便携式电话等、作为装置运转的初始设定而预先非易失性地进行存储的数据储存器、程序储存器等。

但是，在闪存中，与将数据写入成逻辑值“1”的程序动作相比，将数据擦除成逻辑值“0”的擦除动作更耗费时间，因此不能进行高速动作。关于擦除动作，虽然通过在进行擦除动作时以块单位进行从而谋求速度的提高，但是由于以块单位来进行擦除，所以存在不能实现随机访问的写入的问题。

因此当前代替闪存的新型的非易失性存储器正被广泛地研究。其中利用了对金属氧化膜施加电压由此发生电阻变化的现象的电阻变化存储器在微细化极限的方面比闪存有利，此外能实现低电压的动作，能实现高速的数据重写，因此近年来研究开发正在积极地进行（例如，参照日本特表2002-537627号公报、或者Baek，I.G. 等，“Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses”， IEDM2004，pp. 587-590，2004年）。

作为具有这些金属氧化物的可变电阻元件的写入/擦除特性，在被称为双极开关的驱动方法的情况下，通过分别对元件施加相反极性的电压脉冲，从而使元件的电阻增加（高电阻状态）/减少（低电阻状态），因此在各电阻状态应用逻辑值来作为数据，由此作为存储器使用。

作为使用了具有上述金属氧化物的可变电阻元件的存储器的特征，可举出以下方面：由于写入、擦除均能以低电压高速地进行，所以能实现任意地址的高速的重写。因此，可期待非易失性存储器能直接使用以往在DRAM中展开使用的数据，能在移动设备功耗的减少、使用便利性的提高上较大地贡献。

另一方面，也存在起因于电阻变化存储器特有的性质的应当解决的课题。

为了将半导体存储装置作为存储器来使用，对写入的数据的读出动作是必须的。例如为了将写入了逻辑值“0”或逻辑值“1”的任一个的数据作为信息来使用，只要不重写该数据就必须总是正确地读出逻辑值“0”或逻辑值“1”的任一个。

另一方面，在使用了具有金属氧化物的可变电阻元件的存储器中，将数据存储为二端子的可变电阻元件的电阻状态，即使切断电源也能保持数据，能起到作为非易失性存储器的功能。可是，当存储器的集成化大容量化发展时，存储器元件性能的统计上的偏差也增大。因此在长期间、高温状态下切断了电源的状态的情况下，难以完全避免在数据保持力弱的位发生错误的可能性上升，必须对这样的数据错乱采取某些对策。

因此，在进行数据的读出时，使用ECC（Error Checking and Correcting，错误检查和纠正）的方法来检测数据错误，对检测出错误的数据进行反转以纠正并输出，这样的方法被广泛地使用在闪存、储存磁盘中。

例如，在日本特开2010-3348号公报中提出了在检测出数据错误时不仅纠正输出还纠正存储单元的数据的方法。

可是，虽然为了纠正读出输出，仅将读出的数据反转即可，但在进行存储单元的数据纠正的情况下，需要进行可变电阻元件的写入动作，其工序变得复杂。即，在检测出错误的情况下，当欲纠正写入到存储单元的数据时，需要判断错误数据是什么样的错误。例如在能写入逻辑值“1”（例如相当于高电阻状态）和逻辑值“0”（例如相当于低电阻状态）的存储单元的情况下，针对数据错误，需要判断是原来写入了逻辑值“1”的数据变化成了逻辑值“0”的错误、还是原来写入了逻辑值“0”的数据变化成逻辑值“1”的错误，因此需要为了纠正数据而判断该错误是哪一个所用的时间。

进而，由于在将逻辑值“0”重写成“1”时的写入条件和在将逻辑值“1”重写成“0”时的电路上的电压的施加条件较大地不同，所以在判断出状态之后，到设定为对重写对象的存储单元的期望的写入用的电压施加状态还需要时间。

再有，上述对将逻辑值“1”作为高电阻状态、将逻辑值“0”作为低电阻状态进行了说明，但将逻辑值“1”和“0”分别作为低电阻状态和高电阻状态也是同样的。

发明内容

本发明鉴于上述的问题，其目的在于，提供一种在检测并纠正有可能因长期间的数据保持后的使用而产生的数据错误时能高效地进行数据纠正的半导体存储装置。

本发明通过利用以下所示的具有金属氧化物的可变电阻元件的特性，从而简化对存储单元的数据错误进行纠正的写入步骤。

即，观察到处于低电阻状态的可变电阻元件由于长时间的保持导致必然向电阻值增加的方向（向高电阻侧）变化。

另一方面，观察到处于高电阻状态的可变电阻元件由于长时间的保持导致根据向该高电阻状态重写时的写入条件，向电阻值增加的方向（向高电阻侧）变化的情况和向降低的方向（向低电阻侧）变化的情况这两者。

在图3中示出在对处于低电阻状态的可变电阻元件进行向高电阻状态的重写的情况下的电阻变化特性的写入条件依赖性。对于重写电压脉冲的电压振幅，在该电压振幅处于某个范围之前其电阻值未较大地变化而是大致固定，但之后，在达到特别指定的电压值之前其电阻值朝向规定的峰值上升，与此相伴地，在施加电压的振幅增加的同时电阻变化比（从低电阻状态向高电阻状态的变化比）增加。当重写电压脉冲的电压振幅超过该特别指定的电压值时，其电阻值从峰值朝向低电阻状态的电阻值减少，电阻变化比减少。

再有，在此，在从低电阻状态向高电阻状态的重写中，分别将上述的电阻值未较大地变化而是大致固定的重写电压脉冲的电压振幅的范围和电阻值的范围称为“第一电压范围”和“第一电阻变化区域”、将电阻值朝向规定的峰值上升的电压振幅的范围和电阻值的范围称为“第二电压范围”和“第二电阻变化区域”、将电阻值从该峰值朝向低电阻状态的电阻值减少的电压振幅的范围和电阻值的范围称为“第三电压范围”和“第三电阻变化区域”。

可知在具有这样的特性的可变电阻元件中，在高电阻状态处于上述第二电阻变化区域的情况下，由于长时间的保持导致电阻值上升，在高电阻状态处于上述第三电阻变化区域的情况下，由于长时间的保持导致电阻值减少。换言之，在施加电压振幅处于上述第二电压范围内的重写电压脉冲使其向高电阻状态转变的情况下，由于之后的长时间的保持导致电阻值上升，在施加电压振幅处于上述第三电压范围内的重写电压脉冲使其向高电阻状态转变的情况下，由于之后的长时间的保持导致电阻值减少。

在高电阻状态下电阻值的上升与数据错误无关。因此，在向高电阻状态的重写中，若将重写电压脉冲的电压振幅以转变后的高电阻状态的电阻值处于第二电阻变化区域的方式设定在上述第二电压范围内，则作为整体，长期保持后的数据错误限于应当处于低电阻状态的位变为高电阻状态的情况。其结果是能唯一地决定在感测到错误时的数据的纠正。

在本发明中，在利用该特性在ECC的错误检测中发现了错误的情况下，通过估计为是应当处于低电阻状态的位变化成了高电阻状态的错误，从而省略判断其电阻状态的工序，并且通过施加用于向低电阻状态转变的重写电压脉冲，从而执行用于纠正发现了错误的全部的存储单元的可变电阻元件的电阻状态的写入动作（纠正写入动作）。由此，能大幅度地缩短纠正写入动作所需要的时间。

再有，优选该纠正写入动作在存储器的起动时执行。这是因为该纠正写入动作依据在数据的长期保持后产生的数据错误的性质，此外具有与存储器动作时产生的错误不同的特性。

进而，由于该数据错误依赖于存储器的动作环境（特别是动作时间、动作温度），所以优选该纠正写入动作根据存储器的使用时间、或根据存储器的使用环境温度来执行。特别优选根据存储器的使用环境温度，变更定期地执行纠正写入动作的周期。

即，用于实现上述目的的本发明的半导体存储装置，具有在行方向和列方向分别排列多个存储单元而成的存储单元阵列，该存储单元具备可变电阻元件和与所述可变电阻元件的一端的电极连接的电流限制元件而成，该可变电阻元件在可变电阻体的两端担载电极，在该两端之间给予电应力，由此由该两端间的电阻特性规定的电阻状态在二个以上不同的电阻状态间转变，将该转变后的一个电阻状态用于信息的存储，所述半导体存储装置的第一特征在于，所述可变电阻元件具有随着使施加的电压脉冲的电压振幅的大小上升而依次呈现以下电阻变化的可变电阻特性：第一电阻变化，在该电压振幅处于第一电压范围时电阻值未从低电阻状态较大地变化而是大致固定；第二电阻变化，在该电压振幅处于第二电压范围时电阻值朝向规定的峰值上升；以及第三电阻变化，在该电压振幅处于第三电压范围时电阻值从所述峰值朝向所述低电阻状态的电阻值减少，所述半导体存储装置具备控制电路，该控制电路控制以下动作：编码动作，对具有多个位的信息位实施纠错编码，生成位长度比所述信息位长的编码数据；第一重写动作，对与所述编码数据的第一逻辑值的位对应的被选择出的所述存储单元的所述可变电阻元件的两端的电极施加第一极性的重写电压脉冲，使所述可变电阻元件转变成所述低电阻状态；第二重写动作，对与所述编码数据的第二逻辑值的位对应的被选择出的所述存储单元的所述可变电阻元件的两端的电极，施加极性与所述第一极性相反、电压振幅处于所述第二电压范围内的重写电压脉冲，使所述可变电阻元件转变成高电阻状态；读出动作，对与所述编码数据对应的多个被选择出的所述存储单元的所述可变电阻元件的两端的电极施加读出电压脉冲，读出该选择出的所述存储单元的所述电阻状态，作为所述编码数据读出；以及译码动作，对由所述读出动作读出的所述编码数据的错误进行检测，纠正检测出错误的位，所述控制电路在所述译码动作中检测到读出的编码数据的错误的情况下，选择与该错误的错误位置对应的所述存储单元，对与该错误位置对应的全部的所述存储单元执行所述第一重写动作，控制对所述存储单元阵列中存储的所述编码数据的纠正写入动作。

上述第一特征的本发明的半导体存储装置，优选所述可变电阻元件具有：在施加了电压振幅处于所述第二电压范围内的重写电压脉冲的情况下转变后的高电阻状态的电阻值随着时间的经过而上升的保持特性的情况。

再有，在以下的说明中，对“0”分配第一逻辑值，对“1”分配第二逻辑值，对逻辑值“0”分配可变电阻元件的低电阻状态，对逻辑值“1”分配高电阻状态。而且，将与逻辑值“0”对应的可变电阻元件的低电阻状态适宜称为“0”状态，将与逻辑值“1”对应的可变电阻元件的高电阻状态适宜称为“1”状态。

在本发明中，在使可变电阻元件的电阻状态转变成高电阻状态时，施加电压振幅处于上述第二电压范围内的重写电压脉冲，执行向高电阻状态（“1”状态）的重写动作。在该情况下，就长期保持后的数据错误而言，可能发生应当是低电阻状态（“0”状态）的位高电阻化并变化成“1”状态的错误，但不会发生应当是高电阻状态（“1”状态）的位低电阻化并变化成“0”状态的错误。因此，若在编码数据的译码后的错误检测动作中检测出错误，则这限于应当是逻辑值“1”的位变成“0”的情况。

因此，在检测出错误的情况下，针对该错误数据，不用判断是应当为逻辑值“0”的位变为了“1”，还是应当为逻辑值“1”的位变成了“0”，总是估计为应当是逻辑值“0”的位变为了“1”，对检测出错误的全部的存储单元的可变电阻元件，总是通过施加用于写入成逻辑值“0”的重写电压脉冲，从而能进行纠正写入动作。其结果是能缩短编码数据的纠正所需要的时间。

进而，上述第一特征的本发明的半导体存储装置，优选在所述纠正写入动作中，在执行所述第一重写动作之前，对与所述错误位置对应的全部的所述存储单元执行所述第二重写动作。

在对检测出错误的全部的存储单元的可变电阻元件施加用于写入成逻辑值“0”的重写电压脉冲之前，执行施加用于写入成逻辑值“1”的重写电压脉冲的第二重写动作，由此使可变电阻元件的电阻状态转变成“1”状态（高电阻状态）之后进行向“0”状态（低电阻状态）的重写，能更精确地将可变电阻元件重写成“0”状态。

进而，上述第一特征的本发明的半导体存储装置的第二特征在于，所述控制电路在所述译码动作中检测到读出的编码数据的错误的情况下，将与该错误的错误位置对应的全部的所述存储单元的所述可变电阻元件的电阻状态设定为所述低电阻状态，与所述纠正写入动作的执行并行地对输出纠错后的译码了的数据的读出输出动作的执行进行控制。

根据上述第二特征的半导体存储装置，在检测出编码数据的错误的情况下，通过以不是纠正并再次读出该编码数据而是输出纠正了错误数据的译码数据的方式进行控制，从而能缩短在输出数据之前的时间，能以高速进行数据输出和纠错。

在此，如上所述，可能产生的错误限于应当是逻辑值“0”的位变为“1”的情况，因此在读出输出动作中，对错误数据总是输出逻辑值“0”（与低电阻状态对应的逻辑值）。

此外，利用可变电阻元件的写入、擦除、以及读出所需要的时间均与数10n秒～100n秒左右大致相同程度，能同时并行地执行读出输出动作和纠正写入动作。此外，使存储器使用者未意识到存储单元的纠正所耗费的时间就完成。

进而，上述第一或第二特征的本发明的半导体存储装置的第三特征在于，具备：信号产生电路，其生成设定的周期的刷新（refresh）请求信号，所述控制电路以与所述刷新请求信号同步地执行所述读出动作、所述译码动作、以及所述纠正写入动作的方式进行控制。

通常，在数据的保持特性伴随着时间的经过而劣化时，根据上述第三特征的半导体存储装置，通过与刷新请求信号同步地控制纠正写入动作，从而能高效地纠正由于长期间的数据保持而产生的数据错误。

进而，上述第三特征的本发明的半导体存储装置，优选具备：模式寄存器，其保持与感测到的温度对应的动作模式，根据所述动作模式，变更所述刷新请求信号的设定周期。

进而，上述第三特征的本发明的半导体存储装置，优选所述刷新请求信号的周期以伴随着温度上升而单调地减少的方式进行设定。

通常，由于存储器的使用环境温度越上升，数据的保持特性越劣化，所以通过对用于进行纠正写入动作的刷新请求信号以伴随着温度上升其周期变短的方式进行设定，从而能高效地纠正由于长期间的数据保持而产生的数据错误。

进而，上述第一至第三的任一个特征的本发明的半导体存储装置的第四特征在于，所述编码数据是对所述信息位附加校验位而成，在所述读出动作之后、所述译码动作之前，所述控制电路控制以下动作：第二编码动作，对在所述读出动作中读出的所述编码数据中的所述信息位实施所述纠错编码，生成所述校验位；以及比较动作，将在所述读出动作中读出的所述编码数据中的所述校验位和由所述第二编码动作生成的所述校验位进行比较，在双方的所述校验位一致的情况下，判定为没有所述编码数据的错误，不进行所述译码动作。

根据上述第四特征的半导体存储装置，代替在编码数据的读出动作之后，进行译码动作中的通常的错误检测处理，而是通过对读出的信息位进行编码，将由该编码生成的校验位和读出的校验位进行比较，从而进行编码数据的错误检测处理。而且，在该比较动作中双方的校验位一致的情况下，视为未检测出数据错误，仅在双方的校验位不一致的情况下，视为检测出了数据错误，进行译码动作，特别指定错误存在的位置。

像这样，代替处理非常耗时间的译码动作，而是通过处理时间比较短的第二编码动作来进行错误检测，从而能一边维持高的可靠性，一边整体缩短读出处理所需要的时间。

在该情况下，在检测出错误的情况下，在读出处理中执行第二编码动作、比较动作、以及译码动作的每一个，读出处理所需要的时间仅增加第二编码动作和比较动作的量。因此，在频繁发生错误的情况下，不能期待整体缩短读出处理的时间，但当考虑电阻变化存储器中的通常的错误发生率时，代替译码动作而执行第二编码动作和比较动作，由此能期待整体缩短处理时间。

进而，上述第一至第四的任一个特征的本发明的半导体存储装置，优选所述可变电阻体包含Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nb的至少任一种金属的氧化物或氧氮化物而成。

因此，根据本发明，能实现一种在检测并纠正有可能在长期间的数据保持后产生的数据错误时能高效地进行数据纠正的半导体存储装置。

附图说明

图1是表示本发明的一个实施方式的半导体存储装置的一个结构例的框图。

图2是表示构成本发明中的半导体存储装置的存储单元阵列的一个结构例的电路图。

图3是表示在使可变电阻元件转变成高电阻状态的情况下的、重写电压脉冲的电压振幅以及施加时间和转变后的电阻值的关系（电阻变化特性）的图。

图4是表示在改变了使可变电阻元件转变为高电阻状态的重写电压脉冲的电压振幅的情况下的、可变电阻元件的高电阻状态和低电阻状态的转变后的电阻值的变化的图。

图5是表示高电阻状态的电阻值在150℃下的数据保持特性的图。

图6是表示高电阻状态的电阻值在150℃下的数据保持特性的图。

图7是表示本发明的一个实施方式的半导体存储装置在编码数据的读出时的动作的流程图。

图8是表示本发明的第二实施方式的半导体存储装置在编码数据的读出时的动作的流程图。

图9是将低电阻状态的电阻值在高温环境中的数据保持特性表示为错误位的累积概率的变化的图。

图10是表示本发明的第三实施方式的半导体存储装置的一个结构例的框图。

图11是表示本发明的第三实施方式的半导体存储装置在刷新时的动作的流程图。

图12是表示本发明的第三实施方式的半导体存储装置的另一结构例的框图。

图13是表示本发明的一个实施方式的半导体存储装置在读出时的动作的时间图。

图14是表示本发明的一个实施方式的半导体存储装置在读出时的动作的时间图。

图15是表示本发明的一个实施方式的半导体存储装置在读出时的动作的时间图。

具体实施方式

〈第一实施方式〉

在图1中示出本发明一个实施方式的半导体存储装置（以下，适宜称为“本发明装置1”）的概略的电路结构。本发明装置1大致地划分为由存储单元阵列部101和存储控制器（memory controller）部102构成。存储控制器部102具备以下部分而成：编码器电路103，对作为输入数据的多个信息位实施附加纠错用的校验位的纠错编码，生成位长度比信息位长的编码数据；控制器104，对由输入地址特别指定的存储单元阵列部101内的存储单元阵列的存储单元，控制该编码数据的写入和读出动作；以及译码器电路105，对经由控制器104读出的编码数据（信息位＋校验位）进行译码，并且检测在译码后的数据内是否没有错误，并纠正错误。译码器电路105在其内部具备：ECC电路106，在检测出译码后的数据内的错误的情况下特别指定该错误的位位置；以及输出控制电路107，直接输出正常的位，对错误的位反转、纠正并输出数据。

再有，控制器104除了控制写入和读出动作以外，还进行编码器电路103、译码器电路105、ECC电路106、以及输出控制电路107的各动作的控制。再有，虽然在图1中未示出，但存储单元阵列部101具备在写入和读出动作时选择该动作对象的特别指定的存储单元的列选择电路/行选择电路、以及供给用于写入和读出动作的动作电压并向选择出的特别指定的存储单元施加该动作电压的电路。

存储单元阵列部101具备存储单元阵列110而成，将该存储单元阵列110分割成多个（例如，4个）存储体（bank）110a～110d。在图2中示出构成存储单元阵列的各存储体的结构例。各存储体110a～110d构成为具备多个存储单元M，该存储单元M具备1个晶体管T和1个可变电阻元件R，且晶体管T的源极或漏极的一端和可变电阻元件R的一端连接而成。

在各存储体110a～110d中，将m×n个存储单元M在行方向（图2的横向）和列方向（图2的纵向）呈矩阵状地进行配置，在各个存储单元M中，在同一列排列的存储单元的可变电阻元件的另一端分别与在列方向上延伸的位线BLi（i＝1～m）连接，在同一行排列的存储单元的晶体管的栅极分别连接有在行方向上延伸的字线WLj（j＝1～n）。另一方面，在同一列排列的存储单元的晶体管的源极或漏极的另一端分别与在列方向上延伸的源极线SLk（k＝1～n）连接。再有，针对源极线SLk，采用每一个在行方向上延伸的结构也可，使存储单元阵列内的全部的源极线成为共同的也可，其结构不特别限定。本实施方式中，各存储体110a～110d构成为根据晶体管T的栅极电压的施加状态来切换存储单元M的选择/非选择，根据向可变电阻元件R的一端、以及晶体管T的源极或漏极的另一端的电压施加状态来切换存储单元M的动作。

各位线BLi分别与位线选择电路（列选择电路）111连接，各字线WLj分别与字线选择电路（行选择电路）112连接，各源极线SLk分别与源极线选择电路113连接。存储控制器部102当被输入动作对象的存储单元的地址时，特别指定该动作对象的存储单元所属的存储体，各选择电路111～113基于来自存储控制器部102的指示，根据地址输入选择该特别指定的存储体的位线、字线以及源极线，对选择出的或非选择的位线、字线以及源极线分别单独地施加存储器动作所需要的电压。

各存储体110a～110d每一个中的位线和字线是单独的，利用字线选择电路112和位线选择电路111独立地选择存储单元也可，在至少任一个存储体间共有字线，利用共同的字线选择电路112来选择存储单元也可。通过采用那样的结构，从而能在各个存储体的每一个中独立地进行选择出的存储单元的存储器动作。再有，在存储体间共有字线的情况下，在该存储体彼此中不能选择字线不同的存储单元来独立地进行存储器动作，但是对于在该存储体彼此中的与同一字线连接的存储单元，能独立地进行存储器动作。

可变电阻元件R是在由金属氧化物构成的可变电阻体的两端担载电极而成的元件，作为该可变电阻体的材料，可列举出Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nb的各氧化物或氧氮化物。

在此，作为担载该可变电阻体的电极的材料，对一个电极使用功函数大的电极（例如，TiN、Pt、Ir等）来作为第一电极，对另一个电极使用具有与由金属氧化物的氧缺陷引起的杂质能级相同程度的功函数的电极（例如，Ta、Al等）来作为第二电极。更优选地，可以使用功函数为4.5eV以上的电极作为第一电极，使用功函数为4.5V以下的电极作为第二电极。此时，电极和金属氧化物的界面在第二电极侧为欧姆接合，在第一电极侧为非欧姆接合（肖特基接合）。

为了使上述的可变电阻元件R从高电阻状态转变成低电阻状态，例如，在存储单元的位线和源极线间施加＋1.8V、50nsec的电压脉冲。另一方面，为了使可变电阻元件R从低电阻状态转变成高电阻状态，在存储单元的位线和源极线间施加与低电阻化时极性相反的例如-1.5V、50nsec的电压脉冲。在此，将可变电阻元件R的低电阻状态称为逻辑值“0”，将高电阻状态称为逻辑值“1”，分别将对选择出的存储单元的可变电阻元件R写入“0”状态的动作称为第一重写动作，将对选择出的存储单元的可变电阻元件R写入“1”状态的动作称为第二重写动作。在该情况下，能采用如下结构：在对源极线施加了0V的状态下，从选择位线侧施加＋1.8V、50nsec的电压脉冲来执行第一重写动作，在对选择位线施加了＋1.5V的状态下，从选择源极线侧施加0V、50nsec的电压脉冲来执行第二重写动作。

此时，可变电阻元件R的电阻状态的重写能通过控制施加的电压或电流来进行，在每次存储不同的信息时，不需要调整向可变电阻元件施加的电压脉冲的次数、施加时间，因此不需要复杂的算法。

再有，在本发明装置1中使用的纠错的编码方法（纠错码）中，能利用各种公知的结构。例如，能利用里德所罗门码（Reed-Solomon Coding）或BCH（Bose-Chaudhuri-Hocquenghem）编码等的循环码、汉明码、或者低密度奇偶校验码（Low Density Parity Check code，LDPC），但不限于此。

在本发明装置1中，对应当存储于存储单元阵列110的数据通过编码器电路103按具有多个位的信息位的每一个进行纠错编码，将附加有校验位的编码数据存储于存储单元阵列，因此在读出存储于存储单元阵列的数据时，需要以该编码数据单位集中读出多个存储单元的信息。此时，信息位和校验位无论是分别保存在不同的存储体中，还是保存在相同的存储体内，哪一个都可以。此外，将信息位的各位按每个存储体进行分割并保存也可。

以下，针对可变电阻元件R的开关特性（可变电阻特性）和数据保持特性的关系进行说明。在此，开关特性是指在二端子构造的可变电阻元件的两端子间施加电压脉冲，使可变电阻元件的电阻特性在二个以上的电阻状态间转变的情况下的电压脉冲的施加条件和可变电阻元件的电阻状态之间的关系。

可变电阻元件R使用氮化钛（TiN）来作为第一电极，使用钽（Ta）来作为第二电极，在该第一电极和第二电极之间夹持有由氧化铪构成的可变电阻体，对具备这样的可变电阻元件R的存储单元M，在将第一重写动作中的电压施加条件设定为选择晶体管T（W＝1.8μm）的栅极电压是＋1.7V、选择源极线是＋0V的状态下，从选择位线侧施加＋5.0V、50nsec的重写电压脉冲，使可变电阻元件R的电阻状态转变成低电阻状态。之后，在作为第二重写动作中的电压施加条件而将选择晶体管的栅极电压设定为＋9.0V、将选择位线设定为＋0V的状态下，从选择源极线侧施加电压振幅不同的电压脉冲使可变电阻元件R的电阻状态转变成高电阻状态。在图3中示出此时的第二重写动作中的电压脉冲的电压振幅和转变后的电阻状态的电阻值的关系。

如图3所示那样，可变电阻元件R示出在施加的电压脉冲的电压振幅处于第一电压范围（在施加时间为10nsec的情况下为1.8V以下）时电阻值未从低电阻状态较大地变化而是大致固定的第一电阻变化。可是，随着使该电压振幅上升，依次示出在该电压振幅处于第二电压范围（在施加时间为10nsec的情况下为1.8V～2.5V）时电阻值朝向规定的峰值上升的第二电阻变化、以及在该电压振幅处于第三电压范围（在施加时间为10nsec的情况下为2.5V以上）时电阻值从上述峰值朝向上述低电阻状态的电阻值减少的第三电阻变化。

此外，在改变施加的重写电压脉冲的脉冲施加时间进行同样的实验的情况下，从图3可知，脉冲施加时间越长，电阻值达到峰值的重写电压脉冲的电压振幅越减少，与施加电压的变化对应的电阻值的增减变得越急剧。

进而，在将第一重写动作中的电压施加条件设定为选择晶体管T的栅极电压是＋1.6V、选择源极线是＋0V的状态下，从选择位线侧施加＋5.0V、50nsec的重写电压脉冲，使可变电阻元件R的电阻状态转变成低电阻状态。之后，在作为第二重写动作中的电压施加条件而将选择晶体管的栅极电压设定为＋9.0V、将选择位线设定为＋0V的状态下，将脉冲施加时间固定为50nsec，从选择源极线侧施加电压振幅分别不同的电压脉冲使可变电阻元件R的电阻状态转变成高电阻状态。在图4中示出此时的第一重写动作后的低电阻状态和第二重写动作后的高电阻状态的电阻值的关系。

将具有图4所示的开关特性的可变电阻元件R长时间暴露于150℃的热。在图5和图6示出此时的加热时间和电阻值的关系。图5是在第二重写动作的施加电压脉冲的电压振幅为第二电压范围（1.5V或者1.6V）的情况下的结果，图6是表示在第二重写动作的施加电压脉冲的电压振幅为第三电压范围（1.8V或者1.9V）的情况下的结果。

从图5可知，在第二重写动作的施加电压脉冲的电压振幅位于第二电压范围内的情况下，由于长时间的加热造成电阻值处于增加的趋势。与此相对地，从图6可知，在第二重写条件的施加电压脉冲的电压振幅处于第三电压范围内的情况下，由于长时间的加热造成电阻值处于减少的趋势。

因此，若在施加电压脉冲的电压振幅处于第二电压范围内的条件下进行第二重写动作，则长期间保持后的使用时的数据错误限于应当是低电阻状态（“0”状态）的位高电阻化并变化为“1”状态的错误。

在本发明中，在利用上述特性在ECC编码数据的错误检测中发现了错误的情况下，估计为应当是低电阻状态（“0”状态）的位变化成高电阻状态（“1”状态）的错误，省略了判断检测出错误的存储单元的可变电阻元件的电阻状态的工序，并且通过施加用于向低电阻状态转变的重写电压脉冲来执行用于纠正发现了错误的全部可变电阻元件的电阻状态的写入动作。由此，能大幅度地缩短纠正动作所需要的时间。

接着，针对本发明装置1的编码数据的错误检测、以及纠正写入方法，参照图7的流程图来进行说明。

首先，向存储控制器部102输入读出对象的存储单元的地址（步骤＃200）。

于是，存储控制器部102内的控制器104特别指定与输入地址对应的多个存储单元，对该多个存储单元读出可变电阻元件的电阻状态，进行编码数据的读出（步骤＃201：读出动作）。优选地，以该输入地址作为开始地址，仅选择与编码数据的位数相当的数量的连接于同一字线的多个存储单元，对与该多个存储单元连接的多个位线同时读出并施加电压。或者，从与该多个存储单元共同连接的源极线读出并施加电压也可。作为此时的读出电压，设为比第一和第二重写动作中的重写电压脉冲低的电压（例如，0.3V）。

再有，该读出电压脉冲的电压振幅只要是与第一或第二重写电压动作中的重写电压脉冲相比绝对值低、可变电阻元件的电阻值不会较大地变动的电压，则使用什么样的电压都可以。

接着，译码器电路105对读出的编码数据进行译码（步骤＃202：译码动作）。

接着，译码器电路105基于纠错码，检测在译码后的数据内是否有错误（步骤＃203：错误检测动作）。在检测出错误的情况下，基于纠错码，ECC电路106特别指定有数据错误的地址。

在步骤＃203中在检测出数据的错误的情况下，对检测出错误的地址的存储单元的可变电阻元件施加重写电压脉冲，纠正编码数据的错误（步骤＃204：纠正写入动作）。此时，由于错误限于应当为“0”的位变为“1”的情况，所以只要对检测出错误的全部的存储单元施加用于将可变电阻元件重写为“0”状态的重写电压脉冲即可。即，对检测出错误的全部的存储单元，仅进行第一重写动作即可。

再有，此时在执行第一重写动作之前执行第二重写动作，使检测出错误的存储单元的可变电阻元件的电阻状态暂时转变成“1”状态之后重写成“0”状态，由此能更精确地进行可变电阻元件的纠错。

在步骤＃203中在检测出数据的错误的情况下，在步骤＃204中，进行向检测出错误的地址的存储单元的可变电阻元件施加第一重写电压脉冲、纠正数据的错误的纠正写入动作，并且，进而与该纠正写入动作并行地，输出控制电路107使读出的数据的错误位的数据反转，输出真实的数据。此时，由于数据的错误限于应当是“0”的位变为“1”的情况，所以输出控制电路107对全部的错误位进行输出“0”的动作（读出输出动作）。

在读出输出动作的执行中，至少对同一存储体内的存储单元不进行新的读出动作，因此通过在该读出输出动作的执行中的时间执行纠正写入动作，从而能实现高速的数据的读出。

〈第二实施方式〉

针对本发明装置1的编码数据的错误检测、以及纠正写入方法，进而在图8中示出另一流程图。在图8所示的流程图中，在读出动作之后、译码动作之前，对由读出的信息位的编码生成的校验位和读出的校验位进行比较，由此进行错误的检测，在双方的校验位一致的情况下，判定为没有错误，不进行纠错。仅在双方的校验位不一致的情况下，进行译码动作，基于纠错码，特别指定有数据错误的地址。

首先，在图8中，当向存储控制器部102输入读出对象的存储单元的地址（步骤＃300）时，存储控制器部102内的控制器104特别指定与输入地址对应的多个存储单元，对该多个存储单元读出可变电阻元件的电阻状态，进行编码数据的读出（步骤＃301：读出动作）。这些分别与第一实施方式（图7）中的地址输入动作（步骤＃200）、以及读出动作（步骤＃201）是同样的，省略详细的说明。

接着，编码器电路103对在步骤＃301中读出的编码数据中的信息位进行纠错编码，生成对该读出的信息位的校验位（步骤＃302：第二编码动作）。

于是，控制器104将在步骤＃301中读出的编码数据中的校验位和在步骤＃302中生成的校验位进行比较，判定两者是否一致（步骤＃303：比较动作）。在两者一致的情况下，视为没有数据错误，不进行数据纠正，完成动作。

在步骤＃303中在校验位彼此不一致的情况下，译码器电路105对读出的编码数据进行译码，基于纠错码，ECC电路106特别指定有数据错误的地址（步骤＃304：译码动作）。

而且，对检测出错误的地址的存储单元的可变电阻元件施加重写电压脉冲，纠正编码数据的错误（步骤＃305：纠正写入动作）。进而，与该纠正写入动作并行地，输出控制电路107使读出的数据的错误位的数据反转，输出真实的数据。该动作与第一实施方式（图7）中的纠正写入动作以及读出输出动作（步骤＃204）是同样的，省略详细的说明。

由于在上述的错误检测和纠错方法中，尽量不进行处理非常耗时间的译码动作，所以能一边维持高的可靠性，一边缩短读出动作所需要的时间。

〈第三实施方式〉

如上所述，本发明装置1是在ECC的错误检测动作中检测出数据的错误的情况下，基于纠错码对存储单元阵列内的检测出该错误的地址的存储单元执行第一重写动作的结构。另一方面，在以高温进行长时间动作的情况下，在数据保持力弱的位检测出错误的可能性增大。

图9是对256位的上述的可变电阻元件R在使用温度为120℃、135℃、150℃的情况下将通过第一重写动作而转变成低电阻状态后的高温中的数据保持特性表示为由于电阻值上升导致不能保持数据的错误位的累积概率的图，其中该可变电阻元件R使用氮化钛（TiN）来作为第一电极，使用钽（Ta）来作为第二电极，在该第一电极和第二电极之间夹持有由氧化铪构成的可变电阻体。如图9所示那样，存储单元的温度越变为高温，在短时间内发生错误的位数越增大。因此，在存储器使用中，优选定期地进行纠正写入动作，刷新在存储单元中保持的存储状态。

在图10中示出本发明的一个实施方式的半导体存储装置（以下，适宜称为“本发明装置2”）的概略的电路结构。本发明装置2与本发明1同样地，以存储单元阵列部101和存储控制器部102构成，存储控制器部102具备编码器电路103、控制器104、以及配备有ECC电路106和输出控制电路107的译码器电路105而成。进而，本发明装置2在存储控制器部102内具备计数器108、以及刷新控制器109而成。

刷新控制器109按每个规定的周期生成用于计数器108动作的时钟信号，并向计数器108输出。

计数器108在每次收到来自刷新控制器109的时钟信号时使计数值增加。当该计数值达到规定值时，计数器108对该计数值进行复位，并且将用于读出在存储单元中保持的存储状态来进行刷新动作的刷新请求信号输出至控制器104。而且，控制器104接收该刷新请求信号，以进行刷新动作的方式控制存储单元阵列部101。由此，能按每个规定的设定周期定期地进行刷新动作。

以下，针对本发明装置2的刷新动作，参照图11的流程图来进行说明。

计数器108根据来自刷新控制器的信号使计数值增加，当计数值达到规定值时，将刷新请求信号输出至存储控制器部102内的控制器104（步骤＃400：刷新请求）。

于是，控制器104接收刷新请求信号，指定刷新动作对象的多个存储单元，对该多个存储单元读出可变电阻元件的电阻状态，进行编码数据的读出（步骤＃401：读出动作）。

接着，译码器电路105对读出的编码数据进行译码（步骤＃402：译码动作）。

接着，译码器电路105基于纠错码，检测在译码后的数据内是否有错误（步骤＃403：错误检测动作）。在检测出错误的情况下，基于纠错码，ECC电路106特别指定有数据错误的地址，对检测出错误的存储单元进行第一重写动作，由此纠正编码数据的错误（步骤＃404：纠正写入动作）。

再有，由于上述步骤＃401中的读出动作、上述步骤＃402中的译码动作、以及上述步骤＃403中的纠正写入动作分别与图7的流程图所示的读出动作、译码动作、以及纠正写入动作大致是同样的，所以省略了详细的说明。

此外，针对读出动作（步骤＃401）后的各动作，取代按照图7的译码动作（步骤＃202）、错误检测动作（步骤＃203）、以及纠正写入动作（步骤＃204）来进行动作，采用按照图8的第二编码动作（步骤＃302）、比较动作（步骤＃303）、译码动作（步骤＃304）、以及纠正写入动作（步骤＃305）来进行动作的结构也可。

图12所示的半导体存储装置（以下，适宜称为“本发明装置3”）是示出本发明装置2的另一结构例的概略的电路结构图，在刷新控制器109内部具备模式寄存器114。

在模式寄存器114中，根据感测到的温度保持有多个动作模式中的一个动作模式。是根据该动作模式，变更由刷新控制器109生成的计数器108的动作时钟，由此变更刷新请求信号的周期的结构。

根据图9，存储单元的温度越变为高温，发生错误的可能性越增大。因此，通过对刷新请求信号的周期进行设定以使伴随着温度上升而单调地减少，从而能高效地进行刷新动作。

此外，由于在存储单元的温度是低温的情况下，能将刷新请求信号的周期设定得较长，所以温度越低，刷新动作的次数越少即可，作为结果能减少功耗。

以下，针对其它实施方式进行说明。

〈1〉虽然在上述实施方式中，针对存储单元阵列110由4个存储体110a～110d构成的情况进行了说明，但本发明不限于此。显然，本发明也能在不将存储单元阵列110分割为多个存储体的情况下利用，能根据目的、需要的性能使存储体数适当地增减。

〈2〉此外，针对各存储体110a～110d的存储单元阵列的结构，不限定于图2所示的电路结构，只要是使用位线和字线分别连接具备可变电阻元件和电流控制元件的存储单元来形成存储单元阵列，则本发明不对该电路结构作特别限定。再有，虽然在图2中使用晶体管来作为电流限制元件，但只要是能限制在可变电阻元件中流过的电流的元件，则能使用晶体管以外的元件（例如，二极管）。此外，虽然在本实施方式中，将可变电阻元件的未与晶体管连接的一端连接于位线，但为将可变电阻元件的未与晶体管连接的一端连接于源极线的结构也可。本发明能应用于具有期望的存储单元数的任意的存储单元阵列，在该存储单元中具备由金属氧化物构成的可变电阻元件。

〈3〉此外，在上述实施方式中，在存储单元阵列110由多个存储体构成的情况下，通过同时并行地执行编码数据的读出动作和属于其它存储体的存储单元的纠正写入动作，从而能实现使存储器使用者未意识到存储单元的纠正所耗费的时间就完成的纠正写入方法。在图13中，作为例子示出具备多个存储体的存储单元阵列110中的编码数据的错误检测、以及纠正写入动作的时间图。可是，本发明的动作控制方法不限于在该时间图中示出的动作。

在图13中，在对存储于存储单元阵列110的数据进行读出并输出时，在控制时钟的动作周期中，分别在1个周期内进行地址输入（A）、读出动作（R）、译码动作（D）、错误检测动作（E）、以及纠正写入动作和读出输出动作（W／O）这5个动作序列。再有，每个动作序列与上述图7中的步骤＃200～＃204的各动作对应。

再有，在图13中，在各动作周期t1～t16中，在控制时钟的一个时钟内完成各动作，但存在各动作需要控制时钟的多个时钟的情况。在该情况下，图13的各动作周期t1～t16为由各动作所需要的最多的控制时钟数来确定的相同的时间间隔。此外，在图13中，为了避免附图变得复杂，将各动作周期中包含的多个控制时钟集中作为一个时钟进行说明。在图12中，各动作周期t1～t16分别以图中所示的时钟的上升沿定时开始，将各动作周期ti（i＝1～16）的开始时刻分别称为时刻ti。这对以下的图14和图15所示的时间图也是同样的。

在动作周期t2中，当指定对存储体1的读出地址时，在动作周期t3中，对基于该读出地址而被特别指定的多个存储单元，进行读出动作（步骤＃201），读出编码数据。

另一方面，在动作周期t3中，当指定对存储体2的读出地址时，在动作周期t4中，对基于该读出地址而被特别指定的多个存储单元，进行读出动作（步骤＃201），读出编码数据。此时，存储体1中的读出的数据的译码动作（步骤＃202）与存储体2中的读出动作并行地执行。

另一方面，在动作周期t4中，当指定对存储体3的读出地址时，在动作周期t5中，对基于该读出地址而被特别指定的多个存储单元，进行读出动作（步骤＃201），读出编码数据。此时，存储体1中的错误检测动作（步骤＃203）、以及存储体2中的读出的数据的译码动作（步骤＃202）与存储体3中的读出动作并行地执行。

另一方面，在动作周期t5中，当指定对存储体4的读出地址时，在动作周期t6中，对基于该读出地址而被特别指定的多个存储单元，进行读出动作（步骤＃201），读出编码数据。此时，存储体1中的纠正写入动作和读出输出动作（步骤＃204）、存储体2中的错误检测动作（步骤＃203）、以及存储体3中的读出的数据的译码动作（步骤＃202）与存储体4中的读出动作并行地执行。

此时，存储体1中的纠正写入动作和存储体4中的读出动作由于分别是不同存储体的动作，所以能同时执行，通过并列地处理各动作，从而能高效地读出在多个存储体中储存的数据。

这对于以后的动作周期也是同样的，能在动作周期t8中同时执行存储体1中的读出动作和存储体3中的纠正写入动作，能在动作周期t9中同时执行存储体2中的读出动作和存储体4中的纠正动作，能在动作周期t11中同时执行存储体4中的读出动作和存储体1中的纠正动作。

再有，虽然在图13中，按照地址输入（A）、读出动作（R）、译码动作（D）、错误检测动作（E）、以及纠正写入动作和读出输出动作（W／O）的5个动作顺序进行动作，但在相同周期内不重复存储体彼此的动作的范围内中，能追加序列。

图14是在由于编码数据的位数多，所以为了完成编码数据的读出而需要二个周期的量的动作周期的情况下的时间图。再有，即使在该情况下，在纠正写入动作（W）中也对检测出错误的至多数位的存储单元进行第一重写动作即可，因此能在一个动作周期内完成。在动作周期t7、t9、t11、t13、t15、以及t17中，不同存储体中的读出动作（R）和纠正写入动作（W）并列地执行。

图15是在纠正动作（W）中，在第一重写动作（W1）之前执行第二重写动作（W2），在各个重写动作的执行中需要一个动作周期的情况下的时间图。再有，在该情况下，在第一重写动作（W1）和第二重写动作（W2）中，在重写对象的存储体不同的情况下，能并行地施加重写电压脉冲。因此，在图15的动作周期t9中，同时并列地执行存储体1中的读出动作、存储体3中的纠正写入动作中的第一重写动作（W1）、以及存储体4中的纠正写入动作中的第二重写脉冲的施加（W2）。

此外，虽然在图15中，读出输出动作（O）和纠正写入动作的第二重写动作（W2）同时执行，但也可以与纠正写入动作的第一重写动作（W1）同时执行。

再有，虽然图13～图15所示的时间图是以基于图7的流程图来执行各存储体的每一个动作的情况为例的图，但对于基于图8的流程图来执行的情况，也同样地，能同时并行地执行编码数据的读出动作和属于另一存储体的存储单元的纠正写入动作。

〈4〉在上述实施方式中，在读出动作、第一重写动作、第二重写动作的说明中使用的电压脉冲的电压值、脉冲宽度是用于说明本发明的具体例子，不限定可变电阻元件的特性。同样地，针对图3、图4所示的低电阻状态以及高电阻状态的电阻值、电阻特性的第一～第三电压范围也仅仅是用于说明本发明的一个例子，不限定可变电阻元件的特性。

〈5〉上述第二实施方式中，本发明装置3为以下结构：当根据温度变更模式寄存器114的动作模式时，变更计数器108的动作时钟的周期，由此对生成刷新请求信号的周期进行变更，但本发明并不仅限于此，也能采用如下结构：将计数器108的动作时钟的周期设为固定，当根据温度变更模式寄存器114的动作模式时，计数器108对输出刷新请求信号的计数值进行变更，由此对生成刷新请求信号的周期进行变更。

本发明能利用在半导体存储装置中，特别是能利用在非易失性的半导体存储装置中，该非易失性的半导体存储装置具备利用电应力的施加使电阻状态转变，将该转变后的电阻状态用于信息的存储的可变电阻元件而成。

Claims (9)

1.一种半导体存储装置，其中，

具有：存储单元阵列，该存储单元阵列在行方向和列方向分别排列多个存储单元而成，该存储单元具备可变电阻元件和与所述可变电阻元件的一端的电极连接的电流限制元件而成，该可变电阻元件在可变电阻体的两端担载电极，在该两端之间给予电应力，由此由该两端间的电阻特性规定的电阻状态在二个以上不同的电阻状态间转变，将该转变后的一个电阻状态用于信息的存储，

所述可变电阻元件具有随着使施加的电压脉冲的电压振幅上升而依次呈现以下电阻变化的可变电阻特性：第一电阻变化，在该电压振幅处于第一电压范围时电阻值未从低电阻状态较大地变化而是大致固定；第二电阻变化，在该电压振幅处于第二电压范围时电阻值朝向规定的峰值上升；以及第三电阻变化，在该电压振幅处于第三电压范围时电阻值从所述峰值朝向所述低电阻状态的电阻值减少，

所述半导体存储装置具备控制电路，该控制电路控制以下动作：

编码动作，对具有多个位的信息位实施纠错编码，生成位长度比所述信息位长的编码数据；

第一重写动作，对与所述编码数据的第一逻辑值的位对应的被选择出的所述存储单元的所述可变电阻元件的两端的电极施加第一极性的重写电压脉冲，使所述可变电阻元件转变成所述低电阻状态；

第二重写动作，对与所述编码数据的第二逻辑值的位对应的被选择出的所述存储单元的所述可变电阻元件的两端的电极，施加极性与所述第一极性相反、电压振幅处于所述第二电压范围内的重写电压脉冲，使所述可变电阻元件转变成高电阻状态；

读出动作，对与所述编码数据对应的多个被选择出的所述存储单元的所述可变电阻元件的两端的电极施加读出电压脉冲，读出该选择出的所述存储单元的所述电阻状态，作为所述编码数据读出；以及，

译码动作，对由所述读出动作读出的所述编码数据的错误进行检测，纠正检测出错误的位，

所述控制电路在所述译码动作中检测到读出的编码数据的错误的情况下，选择与该错误的错误位置对应的所述存储单元，对与该错误位置对应的全部的所述存储单元执行所述第一重写动作，控制对所述存储单元阵列中存储的所述编码数据的纠正写入动作。

2.根据权利要求1所述的半导体存储装置，其中，所述可变电阻元件具有：在施加了电压振幅处于所述第二电压范围内的重写电压脉冲的情况下转变后的高电阻状态的电阻值随着时间的经过而上升的保持特性。

3.根据权利要求1所述的半导体存储装置，其中，在所述纠正写入动作中，在执行所述第一重写动作之前，对与所述错误位置对应的全部的所述存储单元执行所述第二重写动作。

4.根据权利要求1所述的半导体存储装置，其中，所述控制电路在所述译码动作中检测到读出的编码数据的错误的情况下，将与该错误的错误位置对应的全部的所述存储单元的所述可变电阻元件的电阻状态设定为所述低电阻状态，与所述纠正写入动作的执行并行地对输出纠错后的译码了的数据的读出输出动作的执行进行控制。

5.根据权利要求1～4的任一项所述的半导体存储装置，其中，

具备：信号产生电路，生成设定的周期的刷新请求信号，

所述控制电路以与所述刷新请求信号同步地执行所述读出动作、所述译码动作、以及所述纠正写入动作的方式进行控制。

6.根据权利要求5所述的半导体存储装置，其中，

具备：模式寄存器，保持与感测到的温度对应的动作模式，

根据所述动作模式，变更所述刷新请求信号的设定周期。

7.根据权利要求5所述的半导体存储装置，其中，所述刷新请求信号的周期以伴随着温度上升而单调地减少的方式进行设定。

8.根据权利要求1～4的任一项所述的半导体存储装置，其中，

所述编码数据是对所述信息位附加校验位而成，

在所述读出动作之后、所述译码动作之前，

所述控制电路控制以下动作：

第二编码动作，对在所述读出动作中读出的所述编码数据中的所述信息位实施所述纠错编码，生成所述校验位；以及

比较动作，将在所述读出动作中读出的所述编码数据中的所述校验位和由所述第二编码动作生成的所述校验位进行比较，

在双方的所述校验位一致的情况下，判定为没有所述编码数据的错误，不进行所述译码动作。

9.根据权利要求1～4的任一项所述的半导体存储装置，其中，所述可变电阻体包含Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nb的至少任一种金属的氧化物或氧氮化物而成。

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