CN102779725B - 获得集成电路布局设计的方法 - Google Patents

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Abstract

本发明公开了一种获得集成电路布局设计的方法，其中，将集成电路芯片通过倾斜角度抛光而形成抛光斜面，并获得抛光斜面的一个或多个影像。将所述的多个影像直接重叠，或使用所述的影像或所述的多个影像用以提供数据，而获得包括布局结构的至少一重复单元结构的布局设计。

Description

获得集成电路布局设计的方法
技术领域
本发明涉及一种获得已存在的集成电路布局设计的方法，特别是涉及一种获得已存在的集成电路布局设计的方法，此种集成电路包括重复单元结构数组(array)。
背景技术
在半导体工业中，通常希望能够检视已制得的集成电路(IC)，而获得其结构布局的数据。这种检视可用来改正电路设计、功能运作、布局连结、等等错误，用以帮助制造半导体电路，特别是大规模的半导体电路，或是例如从已存在的IC进行逆向工程，以获得其布局或设计数据。关于检视的方法，请参阅图1，例如通过一系列一层一层移除的步骤，将包括IC的芯片2解开结构(解构)，而暴露出层6、8及10等等中的部件4a、4b及4c等等。此一层一层移除的步骤可能是一系列的蚀刻步骤，用以暴露出做为内联线的金属层、多晶硅的硅层、氧化物层、硅化物层等等中的单一装置，及/或一系列的抛光步骤，而暴露各抛光表面的部件。
但是，如果使用一层一层的蚀刻和抛光方式来暴露出IC布局结构会很花时间，而且，有些部件或装置很可能因为被另一个部件或装置覆盖而没被看见，而且，将结构一层一层抛光时，在单一的抛光面上所暴露的许多装置并不能充分提供彼此垂直空间关系的数据。例如，当字元线或位元线在一表面暴露出来时，电容并没有暴露出来，而字元线与电容间或位元线与电容间的相对位置的线索也很少。这些对于结构的精确分析都是缺点。再者，在单一的移除步骤中，也很有可能不经意的将IC中的某部件或装置蚀掉或磨掉，而得到一个错误的布局结构。
因此，有需要设计出一种新颖的快速、有效率及准确获得已存在的集成电路布局设计的方法。
发明内容
本发明的目的是提供一种快速、有效率及准确获得已存在的集成电路布局设计的方法。
根据本发明的优选实施例，获得集成电路布局设计的方法包括下述的步骤。提供一集成电路芯片，其包括集成电路的布局结构及介电材料填层。布局结构包括重复单元结构阵列。将集成电路芯片通过倾斜角度抛光而形成抛光斜面。取得抛光斜面的多个区域的多个影像。将此等影像重叠，而获得包括有布局结构的至少一重复单元结构的布局设计。
根据本发明的另一优选实施例，如前述获得抛光斜面的多个区域的多个影像后，使用此等影像所提供的数据而获得包括有布局结构的至少一重复单元结构的布局设计。
根据本发明的又一优选实施例，获得如前述的抛光斜面的一区域的影像，此区域包括多个重复单元结构，使用此影像所提供的数据而获得包括有布局结构的至少一重复单元结构的布局设计。
附图说明
图1是公知分析集成电路而获得布局设计的方法的示意图。
图2是本发明优选实施例中抛光的示意图。
图3是根据本发明优选实施例中经抛光的集成电路芯片的立体示意图。
图4是本发明优选实施例中经抛光的集成电路芯片的抛光斜面的表面示意图。
图5是本发明优选实施例的经抛光的集成电路芯片浸渍后的抛光斜面的表面示意图。
图6是本发明的优选实施例的影像重叠的示意图。
图7是使用本发明的优选实施例的方法获得至少一重复单元结构的示意图。
图8是使用本发明的另一优选实施例的方法获得至少一重复单元结构的示意图。
其中，附图标记说明如下：
2芯片4a、4b、4c部件
6、8、10层12集成电路芯片
14抛光头16抛光垫
18架台20集成电路芯片
22抛光斜面24金属线
26金属线28金属插塞
30硅区域32硅区域
34介电材料填层36剩余的介电材料填层
38、40、42装置
具体实施方式
请参考图2至图5，根据本发明的优选实施例的获得集成电路布局设计的方法，包括下述的步骤。首先，提供一集成电路芯片。集成电路芯片包括一集成电路的布局结构及一介电材料填层。在本文中，介电材料填层是指填充在集成电路布局结构各装置间的介电材料。集成电路芯片可以是公知的或是包括未知的集成电路布局。业界可能对这些布局有兴趣而特别注意。布局结构可包括一重复单元结构阵列。重复单元结构可包括例如存储器单元数组(memorycellarray)结构，例如RAM(DRAM或SRAM)、ROM、闪存(flash)、及类似，但不限于这些。
接下来，将集成电路芯片通过倾斜角度抛光而形成一抛光斜面。通过倾斜角度抛光的优选实施例可如图2所示，其中，使用一夹具或抛光头14带着集成电路芯片12至一平台或座台或架台18上的抛光垫16上抛光。可使用公知的化学机械抛光(CMP)机台进行抛光。通过倾斜角度抛光，其目的在抛光的开始时，使集成电路芯片12的原始表面与抛光垫16的抛光表面形成一个不是零的夹角，倾斜角度使得集成电路芯片在抛光后能获得抛光斜面，并使此抛光斜面能含有至少一个或多个重复单元结构。因此，倾斜角度可不特别限定，只要使位于集成电路不同层的装置(或可叫做部件)能够是于抛光斜面而提供布局设计的数据即可。由于集成电路尺寸小，因此倾斜角度大于零比较好，而至多约10度就可以，而最好是约5度至约10度。但是，在其它优选实施例中，倾斜角度也有可能大于10度。如果倾斜角度较小时，获得的抛光斜面可以较大，而更清楚地显示出装置；同时，较好为能够使所得的抛光斜面暴露出全部的装置。
因为倾斜角度抛光的结果会使得集成电路芯片的每一层都被抛光并暴露出来，所以抛光斜面可暴露出集成电路全部层中的装置。图3是经过抛光的集成电路芯片20的优选实施例，其具有抛光斜面22。由于表面倾斜，所以在集成电路芯片20中不同高度(或称高度或深度，依相对观点而定)的各种集成电路的装置可以通过所述的抛光斜面22暴露出来。图4是本发明的优选实施例的经过抛光的集成电路芯片的抛光斜面的示意图。由此抛光斜面来看，有一个区域位于集成电路芯片20的相对较高处，在此区域沿着一个方向设置有多个金属线24，另一区域位于集成电路芯片20的相对较低处，在此区域沿着另一个方向设置有多个金属线26，在金属线26间，规则性的设置多个金属插塞28，多个硅区域30在集成电路芯片20相对更低处，及多个硅区域30与多个硅区域32的结合位于集成电路芯片20的相对最低处，如图3及图4所示。硅区域32位于硅区域30的二端。熟悉此技術人具可判断出在所述的些装置间的区域是介电材料填层34。
可进一步将一层表面厚度的介电材料填层34移除，得到如图5所示的结果。留下剩余的介电材料填层36(其有些部分可以是沟渠隔离结构(shallowtrenchisolation))。移除一层表面厚度的介电材料填层后，由抛光斜面可更清楚暴露出装置。可使用蚀刻步骤进行表面厚度的介电材料填层的移除。对于此厚度并无特别限制，只要抛光斜面上的装置影像能更清楚暴露即可。在一优选实施例中，此蚀刻可通过将集成电路芯片的抛光斜面浸渍于适合的蚀刻剂中，适合的蚀刻剂是指能选择性移除至少一表面厚度的介电材料填层的蚀刻剂。可浸渍整个或部分的集成电路芯片。适合的蚀刻剂可是公知用以选择性移除介电层的蚀刻剂。介电层可包括例如氧化物。
在获得抛光斜面后或进一步移除表面厚度的介电材料填层后，位于不同位置的金属、硅或其它材料制的装置会被暴露出来，因此可以提供有关各个装置间相对位置的数据，例如，第一金属层与第二金属层间、第一金属层与位元线间、电容与位元线间、主动区与位元线间等等的相对位置的数据。因此，可用许多方式获得集成电路布局结构中的至少一重复单元结构的布局设计。在一优选实施例中，可获得多个抛光斜面的各种区域的多个影像，如图6所示。因为这些影像可分别包括集成电路的至少一个重复单元结构布局，而分别会有不同的缺漏装置，所以通过将这些影像直接重叠，就可以获得包括有至少一个重复单元结构的整个布局的布局设计，如图7所示。因为各影像所暴露出的装置可以提供所述的多个装置彼此在水平与垂直方向的相对位置关系，可使熟悉此技術人員易于利用正确方式进行上述的重叠而获得正确的布局设计。
例如，通过利用抛光斜面的单一影像或多个影像提供的数据，熟悉此技術人員能够知道金属线24是位元线，因为它们彼此平行并且设置于位于硅区域30上的金属插塞28上；能够知道金属线26是字元线，因为它们垂直于金属线24并且通过硅区域30表面，而知道硅区域30是主动区；能够知道硅区域32是沟渠电容，因为它们位于硅区域30的二端并且在集成电路芯片的相对最低处。
于另一个优选实施例中，对于某区域，只要包括多个重复单元结构以及重复单元结构装置的相对位置能够被清楚显示或辨认，即使是由抛光斜面的一个区域所取得的一个影像，就足够获得一个布局设计。例如，图5的影像能够提供熟悉此技術人具获得如图7所示的布局设计所需要的全部数据。
在另一优选实施例中，可获得抛光斜面许多区域的影像。可使用这些影像提供的数据，获得所述的包括至少一个重复单元结构的布局结构的布局设计。例如，放大至少一个所述的些影像，并放到一载体上，例如纸张、计算机终端机或数字影像顯示器；并且与其它影像比较或是参考其它影像，而在载体上的放大影像上画上布局结构缺漏的部分(或装置)。因此，如图8所示，随着画上的装置38、40与42，而能够获得包括此布局结构的至少一重复单元结构的布局设计。
可使用扫描式电子显微镜(scanningelectronicmicroscopy，SEM)技术取得抛光斜面的一个影像或多个影像，但不限于SEM。也可以将影像设置于相纸，或甚至是透光纸或影像显示器或终端机的屏幕，而方便将影像重叠。
通过适当的倾斜角度，一次的抛光就可以获得至少一个重复单元结构布局的影像。如果抛光斜面不能提供足够的数据或影像，可使用相同倾斜角度或其它更适合的倾斜角度再重做一次，在同一芯片上再进行一次倾斜角度抛光，直到获得全部需要的数据或影像。因此，通过本发明的方法，可以很省时及简便的获得集成电路布局设计数据。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (9)

1.一种获得集成电路布局设计的方法,其特征在于包括:
提供一集成电路芯片,包括一集成电路的布局结构及一介电材料填层,其中所述的布局结构包括一重复单元结构的阵列；
将所述的集成电路芯片通过倾斜角度抛光移除一表面厚度,而形成一抛光斜面,所述抛光斜面同时具有多个深度区域的表面影像；
取得所述的抛光斜面的多个所述深度区域的多个所述表面影像；及
将所述的多个表面影像重叠,获得包括有所述的布局结构的至少一个重复单元结构的布局设计。
2.根据权利要求1所述的获得集成电路布局设计的方法,其特征在于,在形成所述的拋光斜面后及取得所述的多个表面影像前,还包括:
在拋光斜面上进行一蚀刻工艺,而移除另一表面厚度的所述的介电材料填层。
3.根据权利要求2所述的获得集成电路布局设计的方法,其特征在于,所述的蚀刻工艺包括将所述集成电路芯片的所述拋光斜面浸渍于蚀刻液中,移除所述另一表面厚度的所述介电材料填层。
4.一种获得集成电路布局设计的方法,其特征在于包括:
提供一集成电路芯片,包括一集成电路的布局结构及一介电材料填层,布局结构包括一重复单元结构阵列；
将集成电路芯片通过一倾斜角度拋光移除一表面厚度,而形成一拋光斜面,所述抛光斜面同时具有多个深度区域的表面影像；
取得所述的拋光斜面的多个所述深度区域的多个所述表面影像；及
将所述多个表面影像中的至少一个放大和放置于一载体上,与所述的多个表面影像的其它表面影像比较,于所述的载体上的经放大的所述的表面影像上画出所述的布局结构未显示的部分。
5.根据权利要求4所述的获得集成电路布局设计的方法,其特征在于,在形成所述的拋光斜面后及取得所述的多个表面影像前,包括:
在拋光斜面上进行一蚀刻工艺,用以移除另一表面厚度的所述介电材料填层。
6.根据权利要求5所述的获得集成电路布局设计的方法,其特征在于,所述的蚀刻工艺包括将所述集成电路芯片的所述拋光斜面浸渍于一蚀刻液中,用以移除所述另一表面厚度的所述介电材料填层。
7.一种获得集成电路布局设计的方法,其特征在于包括:
提供一集成电路芯片,包括一集成电路的布局结构及一介电材料填层,布局结构包括一重复单元结构阵列；
将所述的集成电路芯片以倾斜角度拋光移除一表面厚度,而形成一拋光斜面,所述抛光斜面同时具有多个深度区域的表面影像；
取得所述拋光斜面的一所述深度区域的一所述表面影像,所述的深度区域包括多个重复单元结构；及
使用所述的表面影像所提供的信息和所述多个重复单元结构的相对位置，以获得包括所述的布局结构的至少一重复单元结构的布局设计。
8.根据权利要求7所述的获得集成电路布局设计的方法,其特征在于,在形成所述的拋光斜面后及取得所述的表面影像前,包括:
在拋光斜面上进行一蚀刻工艺,用以移除另一表面厚度的所述介电材料填层。
9.根据权利要求8所述的获得集成电路布局设计的方法,其特征在于,所述的蚀刻工艺包括将所述集成电路芯片的所述拋光斜面浸渍于蚀刻液中,用以移除所述另一表面厚度的所述介电材料填层。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW540444U (en) * 2002-10-07 2003-07-01 Yao-Hui Tseng Polishing surface adjusting device for die edge grinding
CN1770421A (zh) * 2004-11-03 2006-05-10 力晶半导体股份有限公司 分析方法
CN101287994A (zh) * 2005-09-29 2008-10-15 吉普沃克斯公司 制备用于成像的集成电路裸片的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3485707B2 (ja) * 1996-01-09 2004-01-13 沖電気工業株式会社 透過型電子顕微鏡用の平面サンプルの作製方法及びその透過型電子顕微鏡による欠陥測定方法
JP2001298008A (ja) * 2000-04-14 2001-10-26 Sony Corp 研磨方法および研磨装置
US7393755B2 (en) * 2002-06-07 2008-07-01 Cadence Design Systems, Inc. Dummy fill for integrated circuits
JP2007012943A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 基板処理方法
JP5511313B2 (ja) * 2008-11-07 2014-06-04 キヤノン株式会社 光学素子成形用金型、光学素子成形用金型の製造方法、光学素子、および光学素子の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW540444U (en) * 2002-10-07 2003-07-01 Yao-Hui Tseng Polishing surface adjusting device for die edge grinding
CN1770421A (zh) * 2004-11-03 2006-05-10 力晶半导体股份有限公司 分析方法
CN101287994A (zh) * 2005-09-29 2008-10-15 吉普沃克斯公司 制备用于成像的集成电路裸片的方法

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