CN102760719A

CN102760719A - 集成电路装置的反熔丝组件

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Publication number: CN102760719A
Application number: CN2011101542297A
Authority: CN
Inventors: 何家铭; 陈逸男; 刘献文
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2011-04-28
Filing date: 2011-06-02
Publication date: 2012-10-31
Anticipated expiration: 2031-06-02
Also published as: TWI413230B; US8278732B1; TW201244049A; CN102760719B

Abstract

一种集成电路装置的反熔丝组件，包括：导电区，位于半导体基板内，该导电区沿第一方向延伸；介电层，位于该导电区的一部份上；第一导电插拴，位于该介电层上；第二导电插拴，位于该导电区的另一部份上；第一导电构件，形成于该第一导电插拴之上，该第一导电构件沿垂直于该第一方向的第二方向延伸；第二导电构件，形成于该第二导电插拴之上，该第二导电构件沿着该第二方向延伸，其中该第一导电构件与该导电区相重叠且其间具有第一重叠区域，而该介电层与该导电区之间具有第二重叠区域，而该第一重叠区域与该第二重叠区域之间具有介于约1.5∶1-3∶1的比例。

Description

集成电路装置的反熔丝组件

技术领域

本发明涉及集成电路技术，且特别涉及适用于集成电路装置的一种电子可编程反熔丝组件(electrical-programmable antifuse element)。

背景技术

集成电路装置通常在制造程序中形成了经设定的内部连结情形。然而，基于集成电路的高研发成本、长制作时间及高制造机台成本，使用者通常希望电路可在工厂中完成安装或编程。这样的电路称为可编程电路(programmable circuits)，且其通常包括可编程连接物(programmable links)。可编程连接物为在集成电路装置已制作完成且经过封装之后，为使用者在经选定的节点处崩溃或形成的导电内连物，以启动或关闭各个经选择的电子节点。

可编程连接物其中的一个类型为熔丝组件(fuse element)。在集成电路装置内的可编程连接物可通过烧断在经选定交叉点的此熔丝组件而形成断路(open circuit)。经烧断及未经烧断的连接物则显现出了使用者希望储存于集成电路装置内的具有数个1与0所组成的数字位图案的有意义数据。

此外，可编程连接物其中的另一类型则为反熔丝组件(antifuseelement)，且其已经应用于集成电路装置中。与熔丝组件内的造成断路的编程机制不同，在反熔丝组件内的编程机制则是在其内形成短路或相对低电阻值的连接物。

如图1所示，在US 5163180号美国专利中公开了一种已知的反熔丝10，其具有已知晶体管的结构。此反熔丝10包括了具有第一导电形态的硅基板12、形成于硅基板12上的闸介电层14、形成于闸介电层14上的闸极16、具有第二导电形态之第一区域18与第二区域20、形成于闸极16边缘的间隔物22与24、具有第二导电形态的第三区域26与第四区域28、形成于硅基板12上的绝缘区30、形成于绝缘区30内并接触第三区域26与第四区域28的接触物32与34，以及形成于绝缘区30内并接触闸极16的接触物36。

在编程之前，反熔丝10为断路(open circuit)，其中位于硅基板12内区域18、20、26与28与门极16间的电阻值高于1×10⁹欧姆。当闸极16为接地或处于例如相对于基板为约介于0-2伏特范围的微正偏压(slightlypositive voltage)时，通过在第四区域28处施加相较于基板为介于8-16伏特的编程电压及使得第三区域26处于基板势能(substrate potential)，如此可在介于第二区域20和/或第四区域28与闸极16之间形成低电阻细丝38。

通过接地第三区域26、使得闸电极16处于例如2伏特的低电压以及在第四区域28处施加约为12伏特的高电压便可编程如图1所示的反熔丝10。上述所有电压的量测皆相对于硅基板12。在这些条件下，上述组件可被导引至骤回崩溃(snapback breakdown)。骤回崩溃为已知现象，其特征在于如图1所示结构通过开启具有区域18与26做为其射极(emitter)、硅基板12做为基极(base)以及区域20与28做为集极(collector)的寄生NPN双极晶体管。骤回崩溃的特征还在于通过在流进区域20与28电流的增加及通过存在或接近于介于区域20与28及基板12之间接面处的高电场。高电流密度与高电场强度的结合经由冲击离子化(avalanche-impact ionization)而导致了电洞的产生以及这些电动的后续加速情形。部份的带能量的电洞(energetic holes或通称热电洞)则发射进入至介电层14内。可以理解的是发射进入至例如二氧化硅之介电层内会造成或加速介电崩溃程序(dielectricbreakdown process)。

在上述骤回崩溃状态之下，如图1的反熔丝10的介电层14将会在千分之一秒或者更短时间内产生崩溃(breakdown)。在崩溃之后，经由位于区域20和/或28之上的介电层14内的破裂情形，接触物36将会透过闸极16而电性连结于接触物34。从而对反熔丝10进行了编程。

然而，如US5163180的美国专利所示的反熔丝10具有复杂的结构且在硅基板12上占据了极大面积。此外，其需使用高电流密度与高电场强度以编程反熔丝10。随着集成电路的尺寸与组件密度进一步缩减，上述条件为不期望的。

发明内容

依据一实施例，本发明提供了一种集成电路装置的反熔丝组件，包括：

导电区，位于半导体基板内，该导电区沿第一方向延伸；介电层，位于该导电区之一部上；第一导电插拴，位于该介电层上；第二导电插拴，位于该导电区的另一部份上；一导电构件，形成于该第一导电插拴之上，该第一导电构件沿垂直于该第一方向之第二方向延伸；第二导电构件，形成于该第二导电插拴之上，该第二导电构件沿着该第二方向延伸，其中该第一导电构件与该导电区相重叠且其间具有第一重叠区域，而该介电层与该导电区之间具有第二重叠区域，而该第一重叠区域与该第二重叠区域之间具有介于约1.5∶1-3∶1的比例。

为让本发明之上述目的、特征及优点能更明显易懂，下文特举较佳实施例，并配合所附的图式，作详细说明如下。

附图说明

图1为一剖面图，显示了一种习知反熔丝；

图2为一剖面图，显示了依据本发明的一实施例的一种集成电路装置的反熔丝组件；

图3显示了如图2所示的反熔丝组件的上视图；

图4显示了沿图3内的线段4-4所示的反熔丝组件的剖面图；

图5为一剖面情形，显示了如图2所示的反熔丝组件在经编程后的情形。

主要组件符号说明

10～反熔丝； 12～硅基板；

14～闸介电层； 16～闸极；

18～第一区域； 20～第二区域；

22、24～间隔物；26～第三区域；

28～第四区域； 30～绝缘区；

32、34～接触物；36～接触物；

38～低电阻细丝；200～半导体基板；

202～隔离结构； 204～导电区；

206～介电层； 208～导电插拴；

210～层间介电层；212～导电构件；

214～导电插拴； 300～导电细丝；

A、B～重叠区域。

具体实施方式

图2为一剖面图，显示了依据本发明的一实施例的一种集成电路装置的反熔丝组件，其包括了半导体基板200、形成于半导体基板200内的导电区204、形成于半导体基板200上的一层间介电层210、形成于层间介电层210内的导电插拴208及介电层206、形成于层间介电层210内的导电插拴214、以及形成于层间介电层210上的两个导电构件212，其分别覆盖形成于层间介电层210内的导电插拴208与导电插拴214。

在一实施例中，半导体基板200例如为硅基板，其具有例如P型导电特性的导电特性例。在半导体基板200内可形成例如浅沟槽隔离(STI)结构的数个隔离结构202(参见图3-4)，进而限定出此导电区204。此导电区204可为例如具有与半导体基板200的第一导电特性不同的第二导电特性的区域，例如为具有掺杂浓度约为1E17-1E19原子/平方公分的N型掺杂区。在一实施例中，导电区204可做为用于组件的主动区或用于集成电路的反熔丝。

而导电插拴208与214形成于导电区204的不同部份之上，且其被层间介电层210所电性相隔离。如图2所示的介电层206与导电插拴208可在制作属于闸结构的闸氧化物与闸电极时形成，而可接着形成层间介电层210以环绕此介电层206及此导电插拴208。如图2所示的导电插拴214则可在形成导电接触物时同时形成，且其可在层间介层物210形成后才形成。介电层206可包括氧化硅且具有约为2-3奈米的厚度。导电插拴208可包括经掺杂多晶硅，且具有约为150-200奈米的厚度。导电插拴214可包括经N型掺杂的硅材料或者钨，且具有约为50-200奈米的厚度。层间介电层210可包括硼硅玻璃(BSG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。形成于层间介电层210上的导电构件212则可为例如最低层的导线，且其具有约为10-50奈米的厚度，且其可包括钨。

图3显示了如图2所示的反熔丝组件的上视图。如图3所示，导电区204具有条状物形态，其沿着如图3内所示的Y方向之第一方向延伸于半导体基板200之上。而这些导电构件212也具有条状物形态，其沿着如图3内的X方向的第二方向延伸于层间介电层210之上。因此，这些导电构件212之一分别与导电区204相交错，进而在其间形成有重叠区域A。此外，由于导电插拴208形成在导电区204的一部份上，而介电层206形成在导电插拴208与导电区204之间，因此在介电层206与导电区204之间形成有重叠区域B。在一实施例中，基于编程如图2所示的反熔丝组件的目的，重叠区域A与重叠区域B之间具有约为1.5∶1-3∶1的比例。

图4显示了沿图3内的线段4-4所示的反熔丝组件的剖面图。在图4中，仅显示了形成于半导体基板200上的导电插拴208与介电层206。此外，在通过形成于半导体基板200内的两相邻隔离结构202所限定形成的导电区204之上形成导电插拴208及介电层206。

图5为一剖面图，显示了如图2所示的反熔丝组件在编程后的情形。如图2所示的反熔丝组件在编程时(图中未示出)，将在位于导电插拴208上的导电构件212处施加约为4-6伏特的编程电压，以及在位于导电插拴214上的导电构件212处维持接地或使其处于基底势能(substrate potential)。因此，通过导电插拴208的材料的电致变迁现象而在介电层206内形成了一个或多个导电细丝300，进而使得集成电路装置内的断路情形变成短路(short)情形。因此形成在导电插拴208上的导电构件212便可通过导电插拴208及形成于介电层206内的导电细丝300而电性连结于导电区204，进而改变了使用者所欲储存在集成电路装置内的具有数个1与0所组成的数字位图案的有意义数据。

在如图2-4所示的反熔丝组件中，已降低了施加在形成于导电插拴208上的导电构件212处的编程电压，且上述编程电压相较于如图1所示的晶体管型反熔丝组件的编程电压而言为相对较低的。此外，如图2-4所示的反熔丝组件具有较简化的形态，且其相较于如图1所示的晶体管型反熔丝组件而言在半导体基板200上占据的面积较少。因此，随着集成电路尺寸的持续减少，如图2-4所示的反熔丝组件将为较期望的反熔丝组件。

虽然本发明已公开了上述较佳实施例，但本发明并不限于此，本领域技术人员应当理解，在不脱离本发明精神和范围的情况下，对本发明可作更动与润饰，因此本发明的保护范围应当以权利要求书所界定的范围为准。

Claims

1.一种集成电路装置的反熔丝组件，包括：

导电区，位于半导体基板内，所述导电区沿第一方向延伸；

介电层，位于所述导电区的一部份上；

第一导电插拴，位于所述介电层上；

第二导电插拴，位于所述导电区的另一部份上；

第一导电构件，形成于所述第一导电插拴之上，所述第一导电构件沿垂直于所述第一方向的第二方向延伸；

第二导电构件，形成于所述第二导电插拴之上，所述第二导电构件沿着所述第二方向延伸，其中所述第一导电构件与所述导电区相重叠且其间具有第一重叠区域，而所述介电层与所述导电区之间具有第二重叠区域，而所述第一重叠区域与所述第二重叠区域之间具有介于约1.5∶1-3∶1的比例。

2.根据权利要求1所述的集成电路装置的反熔丝组件，其中所述半导体基板为P型硅基板，而所述导电区掺杂有浓度约为1E17-1E19原子/平方公分的N型掺质。

3.根据权利要求1或2所述的集成电路装置的反熔丝组件，其中所述第一导电插拴包括经掺杂多晶硅。

4.根据权利要求1或2所述的集成电路装置的反熔丝组件，其中所述第一导电构件与所述第二导电构件包括钨。

5.根据权利要求1或2所述的集成电路装置的反熔丝组件，其中所述第一导电构件与所述第二导电构件为形成于所述半导体基板上的最低层导线。

6.根据权利要求1或2所述的集成电路装置的反熔丝组件，其中所述介电层包括氧化硅。

7.根据权利要求1或2所述的集成电路装置的反熔丝组件，其中所述介电层具有2-3奈米的厚度。

8.根据权利要求1或2所述的集成电路装置的反熔丝组件，还包括形成于所述半导体基板之内的多个隔离结构以限定出所述导电区。

9.根据权利要求8所述的集成电路装置的反熔丝组件，其中所述多个隔离结构为浅沟槽隔离结构。

10.根据权利要求1、2或9中任意一项所述的集成电路装置的反熔丝组件，其中所述介电层与所述第一导电插拴具有位于所述半导体基板上的相同表面区域。