CN102723261B - 半导体电容器的形成方法 - Google Patents
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Abstract
一种半导体电容器的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成第一多晶硅层，所述第一多晶硅层的材料为掺杂多晶硅；在所述第一多晶硅层表面形成隔离层；在所述隔离层表面沉积形成第一子介质层；在所述第一子介质层表面湿法氧化形成第二子介质层；在所述第二子介质层表面干法氧化形成第三子介质层；在所述介质层的表面形成第二多晶硅层。能够在不改变已有的逻辑晶体管电路工艺流程的基础上使所形成的介质层的厚度更易控制，改善工艺的同时节约了成本，不会造成浪费。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体电容器的形成方法。
背景技术
多晶硅-绝缘体-多晶硅(PIP，Poly-Insulator-Poly)电容器和多晶硅-多晶硅-衬底(PPS，Poly-Poly-Substrate）电容器在逻辑晶体管电路中，被广泛应用于防止噪音和模拟器件的频率解调。
请参考图1，是现有的PIP电容的结构示意图，包括：半导体衬底10，所述半导体衬底10内形成有浅沟槽隔离结构11，且所述浅沟槽隔离结构11表面与半导体衬底10表面齐平；位于所述浅沟槽隔离结构11表面的第一多晶硅层13，且所述第一多晶硅层13掺杂有N型离子；位于所述第一多晶硅层13表面的介质层14；位于所述介质层14表面的第二多晶硅层15；需要说明的是，所述第一多晶硅层13和第二多晶硅层15分别与导电插塞（未示出）相连接。
请参考图2，是现有的PPS电容的结构示意图，包括：半导体衬底20，所述半导体衬底20内形成有掺杂阱29，以及位于所述掺杂阱29两侧的浅沟槽隔离结构21；位于所述掺杂阱29表面的隧穿介质层22；位于所述隧穿介质层22表面的第一多晶硅层23，且所述第一多晶硅层23掺杂有N型离子；位于所述第一多晶硅层23表面的介质层24；位于所述介质层24表面的第二多晶硅层25；需要说明的是，所述第一多晶硅层23和第二多晶硅层25分别与导电插塞（未示出）相连接。
为了满足现有工艺对节约成本的发展需求，在现有逻辑晶体管电路的工艺流程中，PIP电容中的介质层14（图1所示）或PPS电容中的介质层24（图2所示）会在形成各晶体管的同时形成，而不需要增加额外的工艺步骤，因而缩减了逻辑晶体管电路的制造时间，节约成本；其中，PIP电容中的介质层14或PPS电容中的介质层24与晶体管中的栅介质层同时形成。
然而，现有工艺在逻辑晶体管电路中形成的PIP电容中的介质层14或PPS电容中的介质层24的厚度过厚，且难以通过工艺精确控制，使所形成的PIP电容和PPS电容性能低，从而使逻辑晶体管电路的性能不佳。
更多的PIP电容的形成方法请参公开号为US2010/0163947A1考美国专利文件。
发明内容
本发明解决的问题是提供一种半导体电容器的形成方法，在不改变已有的逻辑晶体管电路工艺流程的基础上使所形成的第二介质层的厚度较薄且更易控制，从而使所形成的半导体电容器的性能更佳。
为解决上述问题，本发明提供一种半导体电容器的形成方法，包括：
提供半导体衬底；
在所述半导体衬底表面形成第一多晶硅层，所述第一多晶硅层的材料为掺杂多晶硅；
在所述第一多晶硅层表面形成隔离层；
在所述隔离层表面形成第一子介质层；
在所述第一子介质层表面湿法氧化形成第二子介质层；
在所述第二子介质层表面干法氧化形成第三子介质层；
在所述第三子介质层的表面形成第二多晶硅层。
可选的，在形成第一多晶硅层之前，在所述半导体衬底内形成掺杂阱，所述掺杂阱由浅沟槽隔离结构与半导体衬底的其他区域隔离；在所述掺杂阱表面形成隧穿介质层，所述第一多晶硅层形成于所述隧穿介质层表面；所述第一多晶硅层、第一子介质层、第二子介质层、第三子介质层、第二多晶硅层和掺杂阱构成PPS电容器结构。
可选的，在所述半导体衬底内形成浅沟槽隔离结构，在所述浅沟槽隔离结构表面形成第一多晶硅层；所述第一多晶硅层、第一子介质层、第二子介质层、第三子介质层、第二多晶硅层和浅沟槽隔离结构构成PIP电容器结构。
可选的，在所述半导体衬底表面形成低压晶体管和高压晶体管，所述第一子介质层与高压晶体管的栅介质层同时形成，所述第二子介质层与低压晶体管的栅介质层同时形成，所述第二多晶硅层与低压晶体管和高压晶体管的栅电极层同时形成。
可选的，所述隔离层的材料为氮化硅，所述隔离层的厚度为30~50埃。
可选的，所述隔离层的形成工艺为低压化学气相沉积工艺。
可选的，所述低压化学气相沉积工艺的参数为：温度为700～900℃，反应物为氨气和SiH2Cl2。
可选的，所述第一多晶硅层的厚度为1000~1500埃。
可选的，所述第一多晶硅层的形成工艺为低压化学气相沉积工艺。
可选的，当所述第一多晶硅层中掺杂的离子为磷时，所述低压化学气相沉积工艺的反应气体为硅烷和磷烷。
可选的，所述第一子介质层、第二子介质层和第三子介质层的材料为氧化硅。
可选的，所述第一子介质层的厚度为100~200埃。
可选的，所述第一子介质层的形成工艺为高温氧化物沉积工艺。
可选的，所述高温氧化物沉积工艺的温度为700～800℃，反应气体为硅烷和一氧化二氮。
可选的，所述第二子介质层的厚度为50~100埃。
可选的，所述第二子介质层的形成工艺为湿法氧化工艺。
可选的，所述湿法氧化工艺的温度为700～900℃，反应气体为氧气和氢气。
可选的，所述第三子介质层的厚度为10~50埃。
可选的，所述第三子介质层的形成工艺为干法氧化工艺。
可选的，所述干法氧化工艺的温度为700～900℃，反应气体为氧气。
可选的，形成与第一多晶硅层连接的第一导电插塞，所述第一导电插塞与第二多晶硅层电隔离；形成与第二多晶硅层连接的第二导电插塞。
与现有技术相比，本发明具有以下优点：
在本发明实施例所述半导体电容器的形成方法中，在形成第一多晶硅层之后，形成第一子介质层之前，在第一多晶硅层表面形成隔离层，由于所述隔离层使第一子介质层和第一多晶硅层隔离，从而在形成第二子介质层和第三子介质层的氧化工艺过程中，第一多晶硅层不会继续被氧化，使第一子介质层的厚度较薄，而第一子介质层、第二子介质层和第三子介质层的厚度能够通过工艺控制，从而所形成的半导体电容器的性能改善。
进一步的，由于形成隔离层和形成第一多晶硅层的工艺相同，在形成第一多晶硅层后仅需改变反应气体和工艺参数即可形成隔离层，则已有的逻辑晶体管电路工艺流程不发生变化，从而节约成本。
附图说明
图1是现有的PIP电容的结构示意图；
图2是现有的PPS电容的结构示意图；
图3是现有技术在三栅逻辑晶体管电路中的PIP电容的结构示意图；
图4是本发明实施例的半导体电容器的形成方法的流程示意图；
图5至图11是本发明第一实施例的半导体电容器的形成过程的剖面结构示意图；
图12是本发明第二实施例的半导体电容器的结构示意图。
具体实施方式
如背景技术所述，在现有逻辑晶体管电路的工艺流程中，所形成的PIP电容或PPS电容中的介质层会过厚，使PIP电容和PPS电容难以控制，从而使逻辑晶体管电路的性能不佳。
需要说明的是，现有技术要求逻辑晶体管电路在一定的工作电压范围内具有多级工作电压，以满足不同的技术需求，而不同的工作电压由具有不同栅介质层厚度的晶体管实现；例如，现有的三栅逻辑晶体管电路中具有高压晶体管、中压晶体管和低压晶体管以满足不同的工作电压需求，而高压晶体管的栅介质层大于中压晶体管的栅介质层，中压晶体管的栅介质层大于低压晶体管的栅介质层；为了简化工艺步骤，现有的三栅逻辑晶体管电路中的PIP电容或PPS电容的介质层在形成高压晶体管、中压晶体管和低压晶体管的栅介质层的同时被形成。
具体的，请参考图3，是现有技术在三栅逻辑晶体管电路中的PIP电容的结构示意图，包括：半导体衬底30，位于所述半导体衬底30内的浅沟槽隔离结构31，所述浅沟槽隔离结构31表面与半导体衬底30表面齐平；位于所述浅沟槽隔离结构31表面的第一多晶硅层33，所述第一多晶硅层33掺杂有N型离子；位于所述第一多晶硅层33表面的介质层34，所述介质层34包括：第一子介质层36、位于第一子介质层36表面的第二子介质层37、以及位于第二子介质层37表面的第三子介质层38，所述第一子介质层36、第二子介质层37和第三子介质层38的材料为氧化硅；位于所述介质层34表面的第二多晶硅层35。
其中，所述第一子介质层36、第二子介质层37和第三子介质层38的形成工艺为：在所述第一多晶硅层33表面形成第一子介质层36；由于所述第一子介质层36与高压晶体管的栅介质层同时形成，因此为了形成厚度较厚的高压晶体管栅介质层，所述第一子介质层36和高压晶体管的栅介质层采用高温氧化物沉积工艺所形成；在所述第一子介质层36表面形成第二子介质层37；由于所述第二子介质层37与中压晶体管的栅介质层同时形成，因此为了所形成的中压晶体管栅介质层的厚度比高压晶体管栅介质层薄，所述第二子介质层37和中压晶体管栅介质层采用湿法氧化工艺形成；在所述第二子介质层37表面形成第三子介质层38；由于所述第二子介质层38与低压晶体管的栅介质层同时形成，因此为了形成厚度较薄的低压晶体管栅介质层，所述第三子介质层38和低压晶体管栅介质层采用干法氧化工艺形成。
此外，现有技术在三栅逻辑晶体管电路中的PPS电容与图3所示PIP电容相似，在此不作赘述。
本发明的发明人经过研究发现，请继续参考图3，由于PIP电容的第一多晶硅层33的材料为掺杂多晶硅（D-poly，Dopedpoly），因此在第二子介质层37和第三子介质层38的形成过程中，所述第一多晶硅层33会发生氧化，从而使第一子介质层36增厚，而且掺杂多晶硅的氧化速度比纯多晶硅快，导致所形成的介质层34的厚度过厚。
为了解决上述问题，本发明的发明人提供了一种半导体电容器的形成方法，在形成第一多晶硅层之后，在所述第一多晶硅层表面形成隔离层，所述隔离层能够防止所述第一多晶硅层在形成第二子介质层和第三子介质层的过程中继续氧化而使第一子介质层增厚，使半导体电容器的性能改善。
请参考图4，为本发明实施例的半导体电容器的形成方法的流程示意图，包括步骤：
步骤S101，提供半导体衬底；
步骤S102，在所述半导体衬底表面形成第一多晶硅层，所述第一多晶硅层的材料为掺杂多晶硅；
步骤S103，在所述第一多晶硅层表面形成隔离层；
步骤S104，在所述隔离层表面沉积形成第一子介质层；
步骤S105，在所述第一子介质层表面湿法氧化形成第二子介质层；
步骤S106，在所述第二子介质层表面干法氧化形成第三子介质层；
步骤S107，在所述第三子介质层的表面形成第二多晶硅层。
在本发明实施例所述半导体电容器的形成方法中，在形成第一多晶硅层之后，在第一多晶硅层表面形成隔离层，由于所述隔离层使第一子介质层和第一多晶硅层隔离，从而在形成第二子介质层和第三子介质层的氧化工艺过程中，第一多晶硅层不会继续氧化，则不会使第一子介质层增厚，从而所形成的半导体电容器的性能改善。
以下将结合具体实施例对本发明实施例的半导体电容器的形成方法进行说明，图5至图11为第一实施例的半导体电容器的形成过程的剖面结构示意图。
第一实施例
请参考图5，提供半导体衬底100，在所述半导体衬底100内形成掺杂阱101，所述掺杂阱101由浅沟槽隔离结构102与半导体衬底100的其他区域隔离；在所述掺杂阱101表面形成隧穿介质层103。
所述半导体衬底100用于为后续工艺提供工作平台，所述的半导体衬底100为硅衬底、绝缘体上硅（SOI）衬底、锗硅衬底、氮化硅衬底、碳化硅衬底或砷化镓等III-V族化合物衬底等。
需要说明的是，所述通过浅沟槽隔离结构102隔离的半导体衬底100的其他区域的用于形成其他半导体器件，所述半导体器件包括：低压晶体管、中压晶体管和高压晶体管，并最终形成逻辑晶体管电路；所述低压晶体管、中压晶体管和高压晶体管用于使所形成的逻辑晶体管电路在一定的工作电压范围内能够分别由低、中、高三级电压驱动，以满足不同的技术需求；所述低压晶体管的工作电压范围为1V~2V，所述中压晶体管的工作电压范围为3V~8V，所述高压晶体管的工作电压范围为10V~15V。
所述掺杂阱101的形成工艺为离子注入工艺，注入离子为N型离子或P型离子，较佳的为N型离子；所述N型离子为磷离子或砷离子，所述P型离子为碳离子或硼离子；当所述注入离子为N型离子时，所形成的半导体电容器更稳定。
所述浅沟槽隔离结构102和所述隧穿介质层103的材料为氧化硅，所述隧穿介质层103的形成工艺为热氧化工艺或沉积工艺，较佳的为热氧化工艺。
请参考图6，在所述隧穿介质层103表面形成第一多晶硅层110，所述第一多晶硅层110的材料为掺杂多晶硅，所掺杂的离子为磷、砷、碳或硼。
所述第一多晶硅层110用于作为半导体电容器的电极；所述第一多晶硅层110的厚度为1000~1500埃，所述第一多晶硅层110的材料为掺杂多晶硅，所掺杂的离子为P型离子或N型离子，且所掺杂的离子的导电类型与掺杂阱101的导电类型相同，较佳的是掺杂N型离子，则所形成的半导体电容器更稳定；所述第一多晶硅层110的形成工艺为低压化学气相沉积工艺（LPCVD）；在本实施例中，所掺杂的离子为磷，则所述低压化学气相沉积工艺的反应气体为硅烷和磷烷。
需要说明的是，在形成逻辑晶体管电路中的其他栅极结构时，无需所述第一多晶硅层110，因此后续工艺中，位于逻辑晶体管电路其他区域的第一多晶硅层110需要被去除。
请参考图7，在所述第一多晶硅层110表面形成隔离层111。
所述隔离层111的材料为氮化硅，所述隔离层111的厚度为30~50埃，所述隔离层111的形成工艺为沉积工艺，较佳的是采用低压化学气相沉积工艺，温度为700～900℃，反应物为氨气和SiH2Cl2（DCS）；由于所述隔离层111的形成工艺与第一多晶硅层110相同，则在形成第一多晶硅层110后仅需改变反应气体即可形成隔离层111，则逻辑晶体管电路的工艺流程不发生改变。
所述隔离层111的材料为氮化硅，而所述氮化硅为高K材料，采用氮化硅作为隔离层111的材料可以在保证足够的物理厚度以减少漏电流的同时，提高最终形成的半导体电容器的单位面积电容值，即器件性能。
所述隔离层111用于隔离第一多晶硅层110和后续工艺形成的介质层；由于所述第一多晶硅层110的材料为掺杂多晶硅，在后续工艺形成第二子介质层的湿法氧化工艺和第三子介质层的湿法氧化工艺中，所述掺杂多晶硅会同时被氧化，且氧化速度比纯多晶硅快，导致后续工艺形成的介质层的厚度较厚且难以控制，使所形成的半导体电容器的性能不佳，最终影响所形成的逻辑晶体管电路的性能和面积；而隔离层111的材料为氮化硅，能够防止第一多晶硅层110在后续湿法氧化和干法氧化的过程中进一步氧化，使所形成的介质层的厚度更薄和更易控制，从而使所形成的半导体电容器性能更加。
需要说明的是，在形成隔离层111后，去除位于逻辑晶体管电路其他区域的隔离层111和第一多晶硅层110；由于所述隔离层111和第一多晶硅层110可以一并被去除，因此整体的逻辑晶体管电路的工艺流程不发生改变。
请参考图8，在所述隔离层111表面沉积形成第一子介质层112。
在形成逻辑晶体管电路时，为满足技术需求，半导体衬底100其他区域表面还需要形成高压晶体管、中压晶体管和低压晶体管；而所述高压晶体管、中压晶体管和低压晶体管中的栅介质层与后续工艺形成的介质层均为氧化硅，因此所述介质层与高压晶体管、中压晶体管和低压晶体管中的栅介质层同时形成。
在本实施例中，所述第一子介质层112与高压晶体管的栅介质层同时形成；而高压晶体管的栅介质层的形成工艺为高温氧化物沉积工艺，所述高温氧化物沉积工艺能够形成厚度较大的氧化硅层。
所述第一子介质层112的厚度为100~200埃，所述第一子介质层112的形成工艺为高温氧化物沉积工艺；所述高温氧化物沉积工艺的温度为700～800℃，反应气体为硅烷和一氧化二氮。
请参考图9，在所述第一子介质层112表面湿法氧化形成第二子介质层113。
在本实施例中，所述第二子介质层113与中压晶体管的栅介质层同时形成；而中压晶体管的栅介质层的形成工艺为湿法氧化工艺，相对于高温氧化物沉积工艺，所述湿法氧化工艺形成的氧化硅层的厚度较薄。
所述第二子介质层113的厚度为50~100埃，所述第二子介质层113的形成工艺为湿法氧化工艺；所述湿法氧化工艺的温度为700～900℃，反应气体为氧气和氢气。
由于隔离层111的隔离，在所述湿法氧化的过程中，第一多晶硅层110不会同时发生氧化，使最终形成的介质层的厚度容易控制，所形成的半导体电容器的性能较好。
请参考图10，在所述第二子介质层113表面干法氧化形成第三子介质层114。
在本实施例中，所述第三子介质层114与低压晶体管的栅介质层同时形成；而低压晶体管的栅介质层的形成工艺为干法氧化工艺，所述干法氧化工艺形成的氧化硅层较高温氧化物沉积工艺和湿法氧化薄。
所述第三子介质层114的厚度为10~50埃，所述第三子介质层114的形成工艺为干法氧化工艺；所述干法氧化工艺的温度为700～900℃，反应气体为氧气。
由于隔离层111的隔离，在所述干法氧化的过程中，第一多晶硅层110不会同时发生氧化。
需要说明的是，所形成的第一子介质层112、第二子介质层113和第三子介质层114构成所形成的半导体电容器的介质层（未示出）。
请参考图11，在所述第三子介质层114的表面形成第二多晶硅层115。
所述第二多晶硅层115作为所形成的半导体电容器的电极；所述第二多晶硅层115的厚度为1000~1500埃，所述第二多晶硅层115的形成工艺与第一多晶硅层110的形成工艺相同，在此不作赘述。
需要说明的是，所述第二多晶硅层115与高压晶体管、中压晶体管和低压晶体管的栅电极同时形成，从而简化了工艺，节约成本。
需要说明的是，在形成第二多晶硅层115后，形成第一导电插塞（未示出）与第一多晶硅层110连接，且所述第一导电插塞与第二多晶硅层115电隔离；形成第二导电插塞（未示出）与第二多晶硅层115连接。
所述第一多晶硅层110、第二多晶硅层115和掺杂阱101构成PPS电容器结构。
本发明实施例所述半导体电容器的形成方法中，在形成第一多晶硅层110之后，形成第一子介质层112之前，通过沉积工艺在第一多晶硅层110表面形成隔离层111，由于所述隔离层111使第一子介质层112和第一多晶硅层110隔离，从而在形成第二子介质层113和第三子介质层114的氧化工艺过程中，第一多晶硅层110不会继续氧化，因此介质层不会过厚；此外，由于所述隔离层111和第一多晶硅层103的形成工艺为均为沉积工艺，且在去除半导体电容器区域以外的第一多晶硅时，可以一并去除，如此整体的逻辑晶体管电路的工艺流程不发生改变，能够改善工艺的同时不会造成浪费，节约成本。
第二实施例
请参考图12，为第二实施例的半导体电容的结构示意图：
所述半导体电容的形成方法为：提供半导体衬底200，在所述半导体衬底200内形成浅沟槽隔离结构201；在所述浅沟槽隔离结构201表面沉积形成第一多晶硅层210，且所述第一多晶硅层210的材料为掺杂多晶硅；在所述第一多晶硅层210表面沉积形成隔离层211；在所述隔离层211表面沉积形成第一子介质层212；在所述第一子介质层212表面湿法氧化形成第二子介质层213；在所述第二子介质层213表面干法氧化形成第三子介质层214；在所述第三子介质层214的表面形成第二多晶硅层215。
所述第一子介质层212、第二子介质层213和第三子介质层214构成介质层；所述第一多晶硅层210、介质层和第二多晶硅层215构成PIP电容器结构。
所述第一多晶硅层210、隔离层211、第一子介质层212、第二子介质层213、第三子介质层214和第二多晶硅层215的形成方法与第一实施例相同，在此不作赘述。
综上所述，在本发明实施例所述半导体电容器的形成方法中，在形成第一多晶硅层之后，形成第一子介质层之前，通过在第一多晶硅层表面形成隔离层，由于所述隔离层使第一子介质层和第一多晶硅层隔离，从而在形成第二子介质层和第三子介质层的氧化工艺过程中，第一多晶硅层不会继续被氧化，所形成的第一子介质层的厚度较薄，而第一子介质层、第二子介质层和第三子介质层的厚度能够通过工艺控制，从而所形成的半导体电容器的性能改善。
进一步的，由于形成隔离层和形成第一多晶硅层的工艺相同，在形成第一多晶硅层后仅需改变反应气体和工艺参数即可形成隔离层，则已有的逻辑晶体管电路工艺流程不发生变化，从而节约成本。
虽然本发明实施例如上所述，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体电容器的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成第一多晶硅层，所述第一多晶硅层的材料为掺杂多晶硅；
在所述第一多晶硅层表面形成隔离层；
在所述隔离层表面沉积形成第一子介质层；
在所述第一子介质层表面湿法氧化形成第二子介质层；
在所述第二子介质层表面干法氧化形成第三子介质层；
在所述第三子介质层的表面形成第二多晶硅层；
还包括：在所述半导体衬底表面形成低压晶体管和高压晶体管，所述第一子介质层与高压晶体管的栅介质层同时形成，所述第二子介质层与低压晶体管的栅介质层同时形成，所述第二多晶硅层与低压晶体管和高压晶体管的栅电极层同时形成。
2.如权利要求1所述半导体电容器的形成方法，其特征在于，还包括：在形成第一多晶硅层之前，在所述半导体衬底内形成掺杂阱，所述掺杂阱由浅沟槽隔离结构与半导体衬底的其他区域隔离；在所述掺杂阱表面形成隧穿介质层，所述第一多晶硅层形成于所述隧穿介质层表面；所述第一多晶硅层、第一子介质层、第二子介质层、第三子介质层、第二多晶硅层和掺杂阱构成PPS电容器结构。
3.如权利要求1所述半导体电容器的形成方法，其特征在于，还包括：在所述半导体衬底内形成浅沟槽隔离结构，在所述浅沟槽隔离结构表面形成第一多晶硅层；所述第一多晶硅层、第一子介质层、第二子介质层、第三子介质层、第二多晶硅层和浅沟槽隔离结构构成PIP电容器结构。
4.如权利要求1所述半导体电容器的形成方法，其特征在于，所述隔离层的材料为氮化硅，所述隔离层的厚度为30～50埃。
5.如权利要求1所述半导体电容器的形成方法，其特征在于，所述隔离层的形成工艺为低压化学气相沉积工艺。
6.如权利要求5所述半导体电容器的形成方法，其特征在于，所述低压化学气相沉积工艺的参数为：温度为700～900℃，反应物为氨气和SiH2Cl2。
7.如权利要求1所述半导体电容器的形成方法，其特征在于，所述第一多晶硅层的厚度为1000～1500埃。
8.如权利要求1所述半导体电容器的形成方法，其特征在于，所述第一多晶硅层的形成工艺为低压化学气相沉积工艺。
9.如权利要求8所述半导体电容器的形成方法，其特征在于，当所述第一多晶硅层中掺杂的离子为磷时，所述低压化学气相沉积工艺的反应气体为硅烷和磷烷。
10.如权利要求1所述半导体电容器的形成方法，其特征在于，所述第一子介质层、第二子介质层和第三子介质层的材料为氧化硅。
11.如权利要求1所述半导体电容器的形成方法，其特征在于，所述第一子介质层的厚度为100～200埃。
12.如权利要求1所述半导体电容器的形成方法，其特征在于，所述第一子介质层的形成工艺为高温氧化物沉积工艺。
13.如权利要求12所述半导体电容器的形成方法，其特征在于，所述高温氧化物沉积工艺的温度为700～800℃，反应气体为硅烷和一氧化二氮。
14.如权利要求1所述半导体电容器的形成方法，其特征在于，所述第二子介质层的厚度为50～100埃。
15.如权利要求1所述半导体电容器的形成方法，其特征在于，所述第二子介质层的形成工艺为湿法氧化工艺。
16.如权利要求15所述半导体电容器的形成方法，其特征在于，所述湿法氧化工艺的温度为700～900℃，反应气体为氧气和氢气。
17.如权利要求1所述半导体电容器的形成方法，其特征在于，所述第三子介质层的厚度为10～50埃。
18.如权利要求1所述半导体电容器的形成方法，其特征在于，所述第三子介质层的形成工艺为干法氧化工艺。
19.如权利要求18所述半导体电容器的形成方法，其特征在于，所述干法氧化工艺的温度为700～900℃，反应气体为氧气。
20.如权利要求1所述半导体电容器的形成方法，其特征在于，还包括：形成与第一多晶硅层连接的第一导电插塞，所述第一导电插塞与第二多晶硅层电隔离；形成与第二多晶硅层连接的第二导电插塞。
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