CN211578762U - 降低开关损耗的分离栅mosfet器件 - Google Patents
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Abstract
本实用新型涉及一种降低开关损耗的分离栅MOSFET器件，它包括第一导电类型衬底、第一导电类型外延层、沟槽、第二导电类型体区、第一导电类型源区、绝缘介质层、栅极金属、源极金属、控制栅多晶硅、栅氧化层、分离栅多晶硅、介质隔离腔与漏极金属，所述分离栅多晶硅的体积小于控制栅多晶硅的体积，且所述分离栅多晶硅与控制栅多晶硅之间的介质隔离腔的厚度大于栅氧化层的厚度。本实用新型降低了开关损耗、解决了IGSS漏电过大的问题，本实用新型能提高沟槽底部的拐角处的耐压能力并可精确调节输入电容Ciss和输出电容Coss的大小。本实用新型的制造工艺均与已广泛使用的半导体制造技术工艺兼容，利于推广和批量生产。
Description
技术领域
本实用新型涉及功率半导体器件技术领域，本实用新型具体地说是一种分离栅MOSFET器件结构。
背景技术
目前，功率MOSFET主要研究目的为降低功耗，且半导体器件功耗包括导通损耗和开关损耗。金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)是一种可广泛使用的场效晶体管，且器件的特性不断接近硅材料的一维极限(表述了器件漂移区特征导通电阻和关断时击穿电压的理论关系)。
随着器件的不断改进创新，本领域又提出分离栅型沟槽器件结构(Split-GateTrench，MOSFET)，在中低压范围内，可打破硅材料的一维极限，拥有较低的导通电阻，进而可实现较低的导通损耗，器件特性得到大幅提升。目前，普通分离栅型MOSFET结构如图1所示，工艺制作方法是：先制作完成分离栅多晶硅(Source poly)后通过热氧化生长氧化层，再通过刻蚀工艺得到栅氧化层(Gate oxide)、分离栅多晶硅(Source poly)和控制栅多晶硅(Gate poly)间的隔离氧化层，再制作控制栅多晶硅(Gate poly)控制栅多晶硅(Gatepoly)，这种工艺制作方法在现有技术中都有体现；
但目前的分离栅型MOSFET器件仍然存在很多不足：
1、沟槽内的栅极和源极的交叠面积很大，即Cgs较大，根据输入电容Ciss公式：Ciss＝Cgs+Cgd，Cgs较大，导致输入电容Ciss偏大，开关损耗高，尤其在高频工作条件下更为显著；
2、现有工艺制作方法中沟槽内的栅极和源极间的隔离氧化层很薄，略大于栅氧化层的厚度，使得栅极和源极间的耦合电容较大，导致输入电容Ciss偏大，开关损耗高，同时这种很薄的隔离氧化层的工艺不容易控制，且容易导致IGSS漏电过大的问题，严重影响器件性能；
3、由于特殊的器件结构，沟槽底部的氧化层也很薄，略大于栅氧化层的厚度，同时现有分离栅MOSFET器件沟槽内的氧化层都是通过热氧生长或淀积生长形成的，其致密性较差，高压下器件及其容易在沟槽底部的拐角处击穿，严重影响器件性能。
发明内容
本实用新型的目的是克服现有技术中存在的不足，提供一种既能降低开关损耗又能提高器件的耐压能力的分离栅MOSFET器件结构。
按照本实用新型提供的技术方案，所述降低开关损耗的分离栅MOSFET器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围；所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底及位于第一导电类型衬底上且邻接的第一导电类型外延层，所述第一导电类型外延层的上表面为半导体基板的第一主面，第一导电类型衬底的下表面为半导体基板的第二主面；
在第一导电类型外延层内设置有若干均匀排布的沟槽，所述沟槽沿着第一导电类型外延层从第一主面向第二主面的方向延伸，在沟槽内设有上下两部分，上部分包括控制栅多晶硅以及位于所述控制栅多晶硅两侧的栅氧化层，下部分包括分离栅多晶硅及容纳所述分离栅多晶硅的介质隔离腔；所述分离栅多晶硅的体积小于控制栅多晶硅的体积，且所述分离栅多晶硅与控制栅多晶硅之间的介质隔离腔的厚度大于栅氧化层的厚度。
作为优选，在相邻沟槽之间设有第二导电类型体区，且第二导电类型体区设于第一导电类型外延层内，在第二导电类型体区内设有第一导电类型源区，所述第一导电类型源区设置在第二导电类型体区的两侧。
作为优选，在半导体基板的第二主面上设有漏极金属；在半导体基板的第一主面上设有绝缘介质层，绝缘介质层上设有呈间隔设置的栅极金属和源极金属，所述源极金属穿过绝缘介质层与第二导电类型体区、第一导电类型源区欧姆接触，所述栅极金属穿过绝缘介质层与沟槽内的控制栅多晶硅欧姆接触。
作为优选，所述介质隔离腔为单层结构，且介质隔离腔为单层SiO2层或者单层SiN层；或者，所述介质隔离腔为多层结构，且介质隔离腔为SiO2层和SiN层交替分布的结构。
一种降低开关损耗的分离栅MOSFET器件的制造方法，包括以下步骤：
步骤一.选取第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层，所述第一导电类型外延层的上表面为第一主面，所述第一导电类型衬底的下表面为第二主面；
步骤二.在硬掩膜层窗口的掩蔽下，对第一主面进行各向异性干法刻蚀，在第一导电类型外延层内形成若干个均匀排布的沟槽，并去除硬掩膜层窗口；
步骤三.采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，在第一主面上及沟槽内生长一层厚二氧化硅层；
步骤四.然后在厚二氧化硅层上淀积导电多晶硅，导电多晶硅充满沟槽；
步骤五.对导电多晶硅和厚二氧化硅层进行刻蚀，在沟槽的下方得到小体积的分离栅多晶硅；
步骤六.采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，在沟槽内的分离栅多晶硅上继续生长一层很厚的二氧化硅层；
步骤七.通过干法+湿法腐蚀去除第一主面上的二氧化硅层及沟槽侧壁的部分二氧化硅层，得到位于沟槽上部侧壁的栅氧化层及位于沟槽下部的由厚二氧化硅层组成的介质隔离腔；
步骤八.在第一主面上、沟槽内继续淀积导电多晶硅，刻蚀去除第一主面上的导电多晶硅，得到覆盖在沟槽上部的控制栅多晶硅，所述控制栅多晶硅位于介质隔离腔上部，且控制栅多晶硅的体积大于分离栅多晶硅的体积；
步骤九.在第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成第二导电类型体区；
步骤十.在第一主面上，通过光刻掩膜的遮挡，选择性注入高浓度的第一导电类型杂质离子，通过高温推结形成第一导电类型源区；
步骤十一.在第一主面上淀积绝缘介质层，对所述绝缘介质层进行刻蚀，得到金属接触孔；
步骤十二.在所述绝缘介质层上、金属接触孔内淀积金属，并对金属进行刻蚀，得到分别与所述第二导电类型体区、第一导电类型源区欧姆接触的源极金属，同时得到与所述控制栅多晶硅欧姆接触的栅极金属；
步骤十三.对第二主面进行减薄，然后在第二主面上淀积金属，得到漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
作为优选，制备介质隔离腔的厚二氧化硅层条件为，采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，反应炉温度100～200℃，反应时间200～300min，反应室压强6Pa，射频功率为400W，采用硅烷和氧气作为反应气体，其中硅烷为含有体积分数为5％氩气的硅烷与氩气的混合气体，反应气体硅烷与氧气流量分别为130.5ml/min和13ml/min，稀释气体氩气流量为126ml/min。
一种降低开关损耗的分离栅MOSFET器件的制造方法，包括以下步骤：
步骤一.选取第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层，所述第一导电类型外延层的上表面为第一主面，所述第一导电类型衬底的下表面为第二主面；
步骤二.在硬掩膜层窗口的掩蔽下，对第一主面进行各向异性干法刻蚀，在第一导电类型外延层内形成若干个均匀排布的沟槽，并去除硬掩膜层窗口；
步骤三.采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，在第一主面上及沟槽内生长第一层二氧化硅层，然后在第一层二氧化硅层上利用电感耦合方式激发等离子体工艺，继续生长第一层氮化硅层，在所述第一层氮化硅层上继续生长第二层二氧化硅层；
步骤四.在第二层二氧化硅层上继续淀积导电多晶硅，导电多晶硅充满沟槽；
步骤五.对导电多晶硅进行刻蚀，在沟槽的下方得到小体积的分离栅多晶硅；
步骤六.采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，在沟槽内的小体积分离栅多晶硅上继续生长第三层二氧化硅层；
步骤七.将沟槽上部的第三层二氧化硅层刻蚀掉；
步骤八.在沟槽内继续生长第二层氮化硅层；
步骤九.将沟槽上部的第二层氮化硅层刻蚀掉；
步骤十.在沟槽内的第二层氮化硅层上再继续生长第四层二氧化硅层；
步骤十一.通过干法+湿法腐蚀去除第一主面上的二氧化硅层及沟槽侧壁的部分二氧化硅层，得到位于沟槽上部侧壁的栅氧化层及位于沟槽下部的由二氧化硅层和氮化硅层交替排布组成的介质隔离腔；
步骤十二.在第一主面上、沟槽内继续淀积导电多晶硅，刻蚀去除第一主面上的导电多晶硅，得到覆盖在沟槽上部的控制栅多晶硅，所述控制栅多晶硅位于介质隔离腔上部；
步骤十三.在第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成第二导电类型体区；
步骤十四.在第一主面上，通过光刻掩膜的遮挡，选择性注入高浓度的第一导电类型杂质离子，通过高温推结形成第一导电类型源区；
步骤十五.在第一主面上淀积绝缘介质层，对所述绝缘介质层进行刻蚀，得到金属接触孔；
步骤十六.在所述绝缘介质层上、金属接触孔内淀积金属，并对金属进行刻蚀，得到分别与所述第二导电类型体区、第一导电类型源区欧姆接触的源极金属，同时得到与所述控制栅多晶硅欧姆接触的栅极金属；
步骤十七.对第二主面进行减薄，然后在第二主面上淀积金属，得到漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
作为优选，制备所述介质隔离腔的二氧化硅层条件为，采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，反应炉温度100～200℃，反应室压强6Pa，射频功率为400W，采用硅烷和氧气作为反应气体，其中，硅烷为含有体积分数为5％的氩气的硅烷与氩气的混合气体，反应气体硅烷与氧气流量分别为130.5ml/min和13ml/min，稀释气体氩气流量为126ml/min；
制备所述介质隔离腔的氮化硅层的条件为，反应炉温度150～300℃，反应室压强1～5Pa，采用硅烷和氮气作为反应气体，其中硅烷为含有体积分数为15％的氨气的硅烷与氨气的混合气体，SiH4和N2气体流量比为30:15～38:30，射频功率密度为0.05～0.25W/cm2。
作为优选，所述分离栅多晶硅与控制栅多晶硅之间的介质隔离腔的厚度为4000～5000A，在对应所述分离栅多晶硅两侧的介质隔离腔的厚度为6000～7000A，在对应所述沟槽底部的介质隔离腔的腔体壁的厚度为6000～7000A；所述栅氧化层的厚度为600～1200A。
作为优选，对于N型MOSFET器件结构，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型MOSFET器件结构，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
本实用新型具有以下优点：
1)本实用新型通过减小分离栅多晶硅(Source poly)的体积，减小了控制栅多晶硅和分离栅多晶硅的相对交叠面积，同时增大了控制栅极多晶硅和分离栅多晶硅间的距离(即介质隔离腔的腔体厚度较厚)，能够减小漏极和源极间的电容Cgs，进而减小了输入电容Ciss，输入电容Ciss＝Cgs+Cgd，降低了开关损耗；
2)本实用新型通过减小分离栅多晶硅(Source poly)的体积，还可减小漏极和源极的相对交叠面积，同时还增大了漏极和源极的距离(即沟槽底部介质隔离腔的腔体厚度较厚)，能够减小漏极和源极间的电容Cds，进而减小了输出电容Coss，输出电容Coss＝Cds+Cgd，降低了开关损耗；
3)本实用新型制作工艺中的介质隔离腔是采用ICPECVD技术，利用电感耦合方式激发等离子体得到，ICPECVD技术得到的二氧化层和氮化硅层具有更高的等离子体密度，其纯度更高，致密性更好，其作为电容介质的介电系数更小，能有效减小栅极和源极间的电容Cgs和源极和漏极间的电容Cds，进而减小输入电容Ciss和输出电容Coss，进而降低栅极总电荷Qg，降低开关损耗，同时控制栅多晶硅和分离栅多晶硅间介质隔离腔的腔体壁的厚度很厚，远远大于栅氧化层的厚度，能有效隔离控制栅多晶硅和分离栅多晶硅，减小栅极和源极间的耦合电容，同时解决了IGSS漏电过大的问题；
4)本实用新型的介质隔离腔可设置成二氧化硅层和氮化硅层交替排布的隔离腔，氮化硅作为电容介质，虽然其介电系数比二氧化硅略大，但氮化硅和二氧化硅交替分布的形式，使得其作为电容介质的介电系数远小于单层二氧化硅的介电系数，作为电容介质的隔离效果更佳，能进一步降低输入电容Ciss和输出电容Coss，进而降低栅极总电荷Qg，降低开关损耗；并且通过调节介质隔离腔中二氧化硅层及氮化硅层的层数及厚度可精确调节输入电容Ciss和输出电容Coss的大小；
5)本实用新型沟槽底部介质隔离腔的腔壁的厚度较厚，且其致密性很好，还能提高沟槽底部的拐角处的耐击穿能力；
6)本实用新型的制造工艺均与目前广泛使用的半导体制造技术工艺兼容，利于推广和批量生产。
附图说明
图1是普通分离栅MOSFET的结构图。
图2是本实用新型实施例1中经过步骤一处理后的结构图。
图3是本实用新型实施例1中经过步骤二处理后的结构图。
图4是本实用新型实施例1中经过步骤三处理后的结构图。
图5是本实用新型实施例1中经过步骤四处理后的结构图。
图6是本实用新型实施例1中经过步骤五处理后的结构图。
图7是本实用新型实施例1中经过步骤六处理后的结构图。
图8是本实用新型实施例1中经过步骤七处理后的结构图。
图9是本实用新型实施例1中经过步骤八处理后的结构图。
图10是本实用新型实施例1中经过步骤九和步骤十处理后的结构图。
图11是本实用新型实施例1中经过步骤十一至步骤十三处理后的结构图。
图12是本实用新型实施例2中经过步骤一处理后的结构图。
图13是本实用新型实施例2中经过步骤二处理后的结构图。
图14是本实用新型实施例2中经过步骤三处理后的结构图。
图15是本实用新型实施例2中经过步骤四处理后的结构图。
图16是本实用新型实施例2中经过步骤五处理后的结构图。
图17是本实用新型实施例2中经过步骤六处理后的结构图。
图18是本实用新型实施例2中经过步骤七处理后的结构图。
图19是本实用新型实施例2中经过步骤八处理后的结构图。
图20是本实用新型实施例2中经过步骤九处理后的结构图。
图21是本实用新型实施例2中经过步骤十处理后的结构图。
图22是本实用新型实施例2中经过步骤十一处理后的结构图。
图23是本实用新型实施例2中经过步骤十二处理后的结构图。
图24是本实用新型实施例2中经过步骤十三和步骤十四处理后的结构图。
图25是本实用新型实施例2中经过步骤十五至步骤十七处理后的结构图。
图26是本实用新型中实施例1、实施例2与传统分离栅器件的Qg、Vgs图。
具体实施方式
下面结合具体实施例对本实用新型作进一步说明。
如下实施例中的降低开关损耗的分离栅MOSFET器件及其制造方法，以N型为例，所述第一导电类型为N型，所述第二导电类型为P型；
实施例1
一种降低开关损耗的分离栅MOSFET器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围；所述元胞区包括半导体基板；
所述半导体基板包括第一导电类型衬底1及位于第一导电类型衬底1上且邻接的第一导电类型外延层2，所述第一导电类型外延层2的上表面为半导体基板的第一主面，第一导电类型衬底1的下表面为半导体基板的第二主面，在半导体基板的第二主面上设有漏极金属13；在第一导电类型外延层2内设置有若干均匀排布的沟槽3，所述沟槽3沿着第一导电类型外延层2从第一主面向第二主面的方向延伸，在沟槽3内设有上下两部分，上部分包括控制栅多晶硅9以及位于所述控制栅多晶硅9两侧的栅氧化层10，下部分包括分离栅多晶硅11及容纳所述分离栅多晶硅11的介质隔离腔12；所述分离栅多晶硅11的体积小于控制栅多晶硅9的体积，且所述分离栅多晶硅11与控制栅多晶硅9之间的介质隔离腔12的厚度大于栅氧化层10的厚度；
在相邻沟槽3之间设有第二导电类型体区4，且第二导电类型体区4设于第一导电类型外延层2内，在第二导电类型体区4内设有第一导电类型源区5，所述第一导电类型源区5设置在第二导电类型体区4的两侧；
在半导体基板的第一主面上设有绝缘介质层6，绝缘介质层6上设有呈间隔设置的栅极金属7和源极金属8，所述源极金属8穿过绝缘介质层6与第二导电类型体区4以及第一导电类型源区5欧姆接触，所述栅极金属7穿过绝缘介质层6与沟槽3内的控制栅多晶硅9欧姆接触。
本实施例1中，所述介质隔离腔12为单层结构，且为单层SiO2层；
所述栅氧化层10的厚度为600～1200A；
所述分离栅多晶硅11与控制栅多晶硅9之间的介质隔离腔12的厚度为4000～5000A，在对应所述分离栅多晶硅11两侧的介质隔离腔12的厚度为6000～7000A，在对应所述沟槽3底部的介质隔离腔12的腔体壁的厚度为6000～7000A。
如上实施例1中的降低开关损耗的分离栅MOSFET器件的制造方法包括以下步骤：
步骤一.选取第一导电类型衬底1，在所述第一导电类型衬底上生长第一导电类型外延层2，所述第一导电类型外延层2的上表面为第一主面，所述第一导电类型衬底1的下表面为第二主面；
步骤二.在硬掩膜层窗口的掩蔽下，对第一主面进行各向异性干法刻蚀，在第一导电类型外延层2内形成若干个均匀排布的沟槽3，并去除硬掩膜层窗口；
步骤三.采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，在第一主面上及沟槽3内生长很厚的二氧化硅层；
步骤四.在二氧化硅层上淀积导电多晶硅，导电多晶硅充满沟槽3；
步骤五.对导电多晶硅进行刻蚀，在沟槽3的下方得到小体积的分离栅多晶硅11；
步骤六.采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，在沟槽3内的分离栅多晶硅11上继续生长很厚的二氧化硅层；
步骤七.通过干法+湿法腐蚀去除第一主面上的氧化层及沟槽侧壁的二氧化硅层，得到位于沟槽上部侧壁的栅氧化层10及位于沟槽下部的由厚二氧化硅层组成的介质隔离腔12；
制备介质隔离腔12的SiO2层条件为，采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，反应炉温度100～200℃，反应室压强6Pa，射频功率为400W，采用硅烷和氧气作为反应气体，其中硅烷为含有体积分数为5％氩气的硅烷与氩气的混合气体，反应气体硅烷与氧气流量分别为130.5ml/min和13ml/min，稀释气体氩气流量为126ml/min；
步骤八.在第一主面上、沟槽3内继续淀积导电多晶硅，刻蚀去除第一主面上的导电多晶硅，得到覆盖在沟槽上部的控制栅多晶硅9，所述控制栅多晶硅9位于介质隔离腔12上部；
步骤九.在第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成第二导电类型体区4；
步骤十.在第一主面上，通过光刻掩膜的遮挡，选择性注入高浓度的第一导电类型杂质离子，通过高温推结形成第一导电类型源区5；
步骤十一.在第一主面上淀积绝缘介质层6，对所述绝缘介质层6进行刻蚀，得到金属接触孔；
步骤十二.在所述绝缘介质层6上、金属接触孔内淀积金属，并对金属进行刻蚀，得到分别与所述第二导电类型体区4、第一导电类型源区5欧姆接触的源极金属8，同时得到与所述控制栅多晶硅9欧姆接触的栅极金属7；
步骤十三.对第二主面进行减薄，然后在第二主面上淀积金属，得到漏极金属13，所述漏极金属13与第一导电类型衬底1欧姆接触。
实施例2
一种降低开关损耗的分离栅MOSFET器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围；所述元胞区包括半导体基板；
所述半导体基板包括第一导电类型衬底1及位于第一导电类型衬底1上且邻接的第一导电类型外延层2，所述第一导电类型外延层2的上表面为半导体基板的第一主面，第一导电类型衬底1的下表面为半导体基板的第二主面，在半导体基板的第二主面上设有漏极金属13；在第一导电类型外延层2内设置有若干均匀排布的沟槽3，所述沟槽3沿着第一导电类型外延层2从第一主面向第二主面的方向延伸，在沟槽3内设有上下两部分，上部分包括控制栅多晶硅9以及位于所述控制栅多晶硅9两侧的栅氧化层10，下部分包括分离栅多晶硅11及容纳所述分离栅多晶硅11的介质隔离腔12；所述分离栅多晶硅11的体积小于控制栅多晶硅9的体积，且所述分离栅多晶硅11与控制栅多晶硅9之间的介质隔离腔12的厚度大于栅氧化层10的厚度；
在相邻沟槽3之间设有第二导电类型体区4，且第二导电类型体区4设于第一导电类型外延层2内，在第二导电类型体区4内设有第一导电类型源区5，所述第一导电类型源区5设置在第二导电类型体区4的两侧；
在半导体基板的第一主面上设有绝缘介质层6，绝缘介质层6上设有呈间隔设置的栅极金属7和源极金属8，所述源极金属8穿过绝缘介质层6与第二导电类型体区4以及第一导电类型源区5欧姆接触，所述栅极金属7穿过绝缘介质层6与沟槽3内的控制栅多晶硅9欧姆接触。
本实施例2中，所述栅氧化层10的厚度为600～1200A；
所述介质隔离腔12中二氧化硅层有两层，分别为第一二氧化硅层12.1和第二二氧化硅层12.3，每层的厚度为1300～2400A，氮化硅层12.2为一层，厚度为1300～2400A，第一二氧化硅层12.1和第二二氧化硅层12.3之间夹一层氮化硅层12.2形成所述的介质隔离腔12。
如上实施例2中的降低开关损耗的分离栅MOSFET器件的制造方法包括以下步骤：
步骤一.选取第一导电类型衬底1，在所述第一导电类型衬底上生长第一导电类型外延层2，所述第一导电类型外延层2的上表面为第一主面，所述第一导电类型衬底1的下表面为第二主面；
步骤二.在硬掩膜层窗口的掩蔽下，对第一主面进行各向异性干法刻蚀，在第一导电类型外延层2内形成若干个均匀排布的沟槽3，并去除硬掩膜层窗口；
步骤三.采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，在第一主面上及沟槽内生长第一层二氧化硅层，然后在第一层二氧化硅层上利用电感耦合方式激发等离子体工艺，继续生长第一层氮化硅层，在所述第一层氮化硅层上继续生长第二层二氧化硅层；
步骤四.在第二层二氧化硅层上继续淀积导电多晶硅，导电多晶硅充满沟槽3下方；
步骤五.对导电多晶硅进行刻蚀，在沟槽3的下方得到小体积的分离栅多晶硅11；
步骤六.采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，在沟槽内的小体积分离栅多晶硅11上继续生长第三层二氧化硅层；
步骤七.将沟槽3上部的二氧化硅层刻蚀掉；
步骤八.在沟槽3内的第三层二氧化硅层上再继续生长第二层氮化硅层；
步骤九.将沟槽3上部的氮化硅层刻蚀掉；
步骤十.在沟槽3内的第二层氮化硅层上再继续生长第四层二氧化硅层；
步骤十一.通过干法+湿法腐蚀去除第一主面上的二氧化硅层、氮化硅层及沟槽3侧壁的二氧化硅层，得到位于沟槽上部侧壁的栅氧化层10及位于沟槽3下部的由二氧化硅层和氮化硅层交替排布组成的介质隔离腔12；
制备所述介质隔离腔12的SiO2层条件为，采用ICPECVD技术，利用电感耦合方式激发等离子体工艺，反应炉温度100～200℃，反应室压强6Pa，射频功率为400W，采用硅烷和氧气作为反应气体，其中，硅烷为含有体积分数为5％的氩气的硅烷与氩气的混合气体，反应气体硅烷与氧气流量分别为130.5ml/min和13ml/min，稀释气体氩气流量为126ml/min；
制备所述介质隔离腔12的SiN层的条件为，反应炉温度150～300℃，反应室压强1～5Pa，采用硅烷和氮气作为反应气体，其中硅烷为含有体积分数为15％的氨气的硅烷与氨气的混合气体，SiH4和N2气体流量比为30:15～38:30，射频功率密度为0.05～0.25W/cm2；
步骤十二.在第一主面上、沟槽3内继续淀积导电多晶硅，刻蚀去除第一主面上的导电多晶硅，得到覆盖在沟槽3上部的控制栅多晶硅9，所述控制栅多晶硅9位于介质隔离腔12上部；
步骤十三.在第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成第二导电类型体区4；
步骤十四.在第一主面上，通过光刻掩膜的遮挡，选择性注入高浓度的第一导电类型杂质离子，通过高温推结形成第一导电类型源区5；
步骤十五.在第一主面上淀积绝缘介质层6，对所述绝缘介质层6进行刻蚀，得到金属接触孔；
步骤十六.在所述绝缘介质层6上、金属接触孔内淀积金属，并对金属进行刻蚀，得到分别与所述第二导电类型体区4、第一导电类型源区5欧姆接触的源极金属8，同时得到与所述控制栅多晶硅9欧姆接触的栅极金属7；
步骤十七.对第二主面进行减薄，然后在第二主面上淀积金属，得到漏极金属13，所述漏极金属13与第一导电类型衬底1欧姆接触；
下面以100V 7A分离栅(SGT)为例说明传统分离栅器件与本实用新型实施例1和实施例2的性能参数对比，见表1与附图26：
表1
| 对比(元胞面积相同) | Ciss(pF) | Coss(pF) | Qgs(nC) | Qds(nC) | Qg(nC) |
| 传统分离栅 | 210 | 30 | 1.5 | 1 | 4.5 |
| 本实用新型实施例1 | 203 | 26 | 1.2 | 0.93 | 4.12 |
| 本实用新型实施例2 | 185 | 23 | 1.05 | 0.84 | 3.89 |
由图26可知，与传统分离栅器件相比，本实用新型实施例1中的输入电容Ciss和输出电容Coss均比传统分离栅器件小，Qg也比传统分离栅器件小；本实用新型实施例2的输入电容Ciss和输出电容Coss比实施例1中的小，Qg也比实施例1中的小；因此，本实用新型实施例2的Qg最小，开关损耗最小，大大降低了器件的开关损耗，提升了器件性能。
本实用新型通过减小分离栅多晶硅(Source poly)的体积，减小了控制栅多晶硅9和分离栅多晶硅11的相对交叠面积，同时增大了控制栅多晶硅9和分离栅多晶硅11间的距离，即减小了栅极和源极间的电容Cgs，进而减小了输入电容Ciss，输入电容Ciss＝Cgs+Cgd，降低了开关损耗；
本实用新型通过减小分离栅多晶硅(Source poly)的体积，减小了漏极和源极的相对交叠面积，同时还增大了漏极和源极的距离，即减小了漏极和源极间的电容Cgd，进而减小了输出电容Coss，输出电容Coss＝Cds+Cgd，降低了开关损耗；
本实用新型通过将分离栅多晶硅11容纳在介质隔离腔12内，介质隔离腔12是通过高密度等离子体PECVD(ICPECVD)工艺得到，其致密性较现有工艺的热氧化生长的二氧化硅好，且介质隔离腔12的腔体壁的厚度很厚，远大于栅氧化层10的厚度，能够有效隔离控制栅多晶硅9和分离栅多晶硅11，减小栅极和源极间的耦合电容，进而减小输入电容Ciss，降低开关损耗，同时解决了IGSS漏电过大的问题，还能提高沟槽底部拐角处的抗击穿能力；
本实用新型中介质隔离腔12可设置为二氧化硅层和氮化硅层交替分布结构，二氧化硅层和氮化硅层交替次数不小于1次，且通过调节氧化硅和氮化硅交替次数及调节氧化硅层和氮化硅层的厚度，可进一步调节输入电容Ciss和输出电容Coss的大小。
Claims (4)
1.一种降低开关损耗的分离栅MOSFET器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围；所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底（1）及位于第一导电类型衬底（1）上且邻接的第一导电类型外延层（2），所述第一导电类型外延层（2）的上表面为半导体基板的第一主面，第一导电类型衬底（1）的下表面为半导体基板的第二主面，其特征是：
在第一导电类型外延层（2）内设置有若干均匀排布的沟槽（3），所述沟槽（3）沿着第一导电类型外延层（2）从第一主面向第二主面的方向延伸，在沟槽（3）内设有上下两部分，上部分包括控制栅多晶硅（9）以及位于所述控制栅多晶硅（9）两侧的栅氧化层（10），下部分包括分离栅多晶硅（11）及容纳所述分离栅多晶硅（11）的介质隔离腔（12）；所述分离栅多晶硅（11）的体积小于控制栅多晶硅（9）的体积，且所述分离栅多晶硅（11）与控制栅多晶硅（9）之间的介质隔离腔（12）的厚度大于栅氧化层（10）的厚度。
2.根据权利要求1所述的降低开关损耗的分离栅MOSFET器件，其特征是：在相邻沟槽（3）之间设有第二导电类型体区（4），且第二导电类型体区（4）设于第一导电类型外延层（2）内，在第二导电类型体区（4）内设有第一导电类型源区（5），所述第一导电类型源区（5）设置在第二导电类型体区（4）的两侧。
3.根据权利要求2所述的降低开关损耗的分离栅MOSFET器件，其特征是：在所述半导体基板的第二主面上设有漏极金属（13）；在半导体基板的第一主面上设有绝缘介质层（6），绝缘介质层（6）上设有呈间隔设置的栅极金属（7）和源极金属（8），所述源极金属（8）穿过绝缘介质层（6）与第二导电类型体区（4）、第一导电类型源区（5）欧姆接触，所述栅极金属（7）穿过绝缘介质层（6）与沟槽（3）内的控制栅多晶硅（9）欧姆接触。
4.根据权利要求1所述的降低开关损耗的分离栅MOSFET器件，其特征是：所述介质隔离腔（12）为单层结构，且介质隔离腔（12）为单层SiO2层或者单层SiN层；或者，所述介质隔离腔（12）为多层结构，且介质隔离腔（12）为SiO2层和SiN层交替分布的结构。
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Cited By (1)
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|---|---|---|---|---|
| WO2022099763A1 (zh) * | 2020-11-16 | 2022-05-19 | 苏州东微半导体有限公司 | 半导体器件 |
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