CN102711390B - 线路板制作方法 - Google Patents

线路板制作方法 Download PDF

Info

Publication number
CN102711390B
CN102711390B CN201210230033.6A CN201210230033A CN102711390B CN 102711390 B CN102711390 B CN 102711390B CN 201210230033 A CN201210230033 A CN 201210230033A CN 102711390 B CN102711390 B CN 102711390B
Authority
CN
China
Prior art keywords
connection pad
layer
patterning photoresist
photoresist oxidant
extension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210230033.6A
Other languages
English (en)
Other versions
CN102711390A (zh
Inventor
宫振越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Publication of CN102711390A publication Critical patent/CN102711390A/zh
Application granted granted Critical
Publication of CN102711390B publication Critical patent/CN102711390B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0341Intermediate metal, e.g. before reinforcing of conductors by plating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099Coating over pads, e.g. solder resist partly over pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0562Details of resist
    • H05K2203/0588Second resist used as pattern over first resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1377Protective layers
    • H05K2203/1383Temporary protective insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明公开一种线路板制作方法,其包括下述的步骤:提供一具有一第一面及一第二面的基础结构。在第一面上电镀一第一图案化导电层。在第二面上电镀一第二图案化导电层。在第一图案化导电层的一第一接垫上电镀一第一延伸接垫。在第一图案化导电层的一第二接垫上电镀一第二延伸接垫。在第一面上形成一第一热固型介电层以覆盖第一图案化导电层及第一延伸接垫。在第二面上形成一第二热固型介电层以覆盖第二图案化导电层及第二延伸接垫。移除覆盖在第一延伸接垫顶部的部分第一热固型介电层。移除覆盖在第二延伸接垫顶部的部分第二热固型介电层。在第二延伸接垫上覆盖一保护膜。通过一蚀刻程序移除第一延伸接垫。

Description

线路板制作方法
技术领域
本发明涉及一种应用于半导体封装的线路板及其制作方法。
背景技术
目前在半导体封装技术中,芯片载体(chip carrier)通常用来将半导体集成电路芯片(IC chip)连接至下一层级的电子元件,例如主机板或模块板等。线路板(circuit board)是经常使用于高接点数的芯片载体。线路板主要由多层图案化导电层(patterned conductive layer)及多层介电层(dielectriclayer)交替叠合而成,而两图案化导电层之间可通过导电孔(conductive via)而彼此电连接。
倒装接合(flip-chip bonding)是一种可应用于具有高接点数的IC芯片的封装方式,其可通过多个以面阵列方式排列的导电凸块,将IC芯片连接至线路板。此外,球栅阵列(BGA)则是一种可应用于具有高接点数的线路板的组装方式,其可通过多个以面阵列方式排列的导电球(例如焊球)将线路板电连接至下一层级的电子元件。
为了连接上述的导电凸块及导电球,线路板的两面分别设有凸块垫及球垫。无论是凸块垫或球垫,这些接垫是否受到焊罩所覆盖可分类成「焊罩定义型(Solder Mask Define,SMD)」及「非焊罩定义型(Non-Solder MaskDefine,NSMD)」这两种接垫的型态。
发明内容
本发明的目的在于提供一种线路板制作方法,用以制作出具有焊罩定义型及/或非焊罩定义型的接垫的线路板。
为达上述目的,本发明提出一种线路板制作方法包括下述的步骤。首先,提供一基础结构,基础结构具有一第一面及背对第一面的一第二面。在第一面上形成一第一图案化光致抗蚀剂层。在第二面上形成一第二图案化光致抗蚀剂层。然后,在第一图案化光致抗蚀剂层所暴露出的部分第一面上电镀一第一图案化导电层,第一图案化导电层具有一第一接垫。接着,在第二图案化光致抗蚀剂层所暴露出的部分第二面上电镀一第二图案化导电层,第二图案化导电层具有一第二接垫。
然后,在第一图案化光致抗蚀剂层及第一图案化导电层上形成一第三图案化光致抗蚀剂层,第三图案化光致抗蚀剂层暴露出第一接垫。在第二图案化光致抗蚀剂层及第二图案化导电层上形成一第四图案化光致抗蚀剂层,第四图案化光致抗蚀剂层暴露出第二接垫。在第三图案化光致抗蚀剂层所暴露出的第一接垫上电镀一第一延伸接垫。在第四图案化光致抗蚀剂层所暴露出的第二接垫上电镀一第二延伸接垫。
之后,移除第一图案化光致抗蚀剂层、第二图案化光致抗蚀剂层、第三图案化光致抗蚀剂层及第四图案化光致抗蚀剂层。在第一面上形成一第一热固型介电层,第一热固型介电层覆盖第一图案化导电层及第一延伸接垫。在第二面上形成一第二热固型介电层,第二热固型介电层覆盖第二图案化导电层及第二延伸接垫。
最后,移除覆盖在第一延伸接垫顶部的部分第一热固型介电层。移除覆盖在第二延伸接垫顶部的部分第二热固型介电层。移除第一延伸接垫。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附附图作详细说明如下。
附图说明
图1A至图1L为本发明一实施例的一种线路板制作方法的剖视图;
图2为本发明另一实施例的一种线路板制作方法的剖视图;
图3A至图3B为本发明另一实施例的一种线路板制作方法的剖视图;
图4A至图4B为本发明另一实施例的一种线路板制作方法的剖视图。
主要元件符号说明
100a、100b、100c、100d:线路板
110:基础结构
111:第一面
112:第二面
121:第一籽晶层
122:第二籽晶层
131:第一图案化导电层
131a:第一接垫
131b:第一线路
132:第二图案化导电层
132a:第二接垫
132b:第二线路
141:第一阻障层
142:第二阻障层
151:第一延伸接垫
152:第二延伸接垫
161:第一热固型介电层
162:第二热固型介电层
201:第一图案化光致抗蚀剂层
202:第二图案化光致抗蚀剂层
203:第三图案化光致抗蚀剂层
204:第四图案化光致抗蚀剂层
F:保护膜
具体实施方式
图1A至图1L绘示本发明一实施例的一种线路板制作方法的剖视图。首先,请参照图1A,提供一基础结构110。在本实施例中,基础结构110可由多层图案化导电层及多层介电层交替叠合而成,而任两图案化导电层之间可通过导电孔而彼此电连接。
基础结构110具有一第一面111及一第二面112,其中第二面112背对第一面111。在第一面111上形成一第一籽晶层121及在第二面112上形成一第二籽晶层122。然后,在第一籽晶层121上形成一第一图案化光致抗蚀剂层201,并且在第二籽晶层122上形成一第二图案化光致抗蚀剂层202。
请参照图1B,接着,在第一图案化光致抗蚀剂层201所暴露出的部分第一面111上通过第一籽晶层121电镀一第一图案化导电层131,并且在第二图案化光致抗蚀剂层202所暴露出的部分第二面112上通过第二籽晶层122电镀一第二图案化导电层132。
第一图案化导电层131与第二图案化导电层132是同时制作且以相同材质制作。上述材质例如是铜。第一图案化导电层131包括一第一接垫131a及一第一线路131b。第二图案化导电层132包括一第二接垫132a及一第二线路132b。在本实施例中,第二接垫132a的外径D2小于第一接垫131a的外径D1。详细而言,第一面111上的第一接垫131a可与电子装置中的主机板连接,因此第一面111上的布线密度较低。第二面112上的第二接垫132a可与芯片连接,因此第二面112的布线密度较高。
再来,请参照图1C,在第一图案化光致抗蚀剂层201及第一图案化导电层131上形成一第三图案化光致抗蚀剂层203,并且在第二图案化光致抗蚀剂层202及第二图案化导电层132上形成一第四图案化光致抗蚀剂层204。第三图案化光致抗蚀剂层203暴露出第一接垫131a,而第四图案化光致抗蚀剂层204暴露出第二接垫132a。此外,为了满足不同制程需要,第三图案化光致抗蚀剂层203的厚度及第四图案化光致抗蚀剂层204的厚度可分别调整。例如,为了满足球栅阵列(BGA)接合及倒装接合(flip-chip bonding)的不同条件,第三图案化光致抗蚀剂层203厚度可以是第四图案化光致抗蚀剂层204厚度的三倍或更多。
请参照图1D,之后,在第三图案化光致抗蚀剂层203所暴露出的第一接垫131a上形成一第一阻障层141,并且在第四图案化光致抗蚀剂层204所暴露出的第二接垫132a上形成一第二阻障层142。在本实施例中,第一阻障层141与第一接垫131a属于不同的材质,且第二阻障层142与第二接垫132a属于不同的材质。第一阻障层141与第二阻障层142的材质例如是镍、铅、锡、铝、镁、铁或是其合金。
请参照图1E,然后,在第一阻障层141上电镀一第一延伸接垫151,并且在第二阻障层142上电镀一第二延伸接垫152。在本实施例中,第一延伸接垫151的外径D3大于第一接垫131a的外径D1,而第二延伸接垫152的外径D4大于第二接垫132a的外径D2。值得一提的是,在本实施例中,第一延伸接垫151及第二延伸接垫152的材质与第一接垫131a及第二接垫132a的材质相同。上述材质例如是铜。
请参照图1F,接着,移除第一图案化光致抗蚀剂层201、第二图案化光致抗蚀剂层202、第三图案化光致抗蚀剂层203及第四图案化光致抗蚀剂层204。请参照图1G,接着,移除第一图案化光致抗蚀剂层201所暴露出第一籽晶层121及第二图案化光致抗蚀剂层202所暴露出的第二籽晶层122。
请参照图1H,在第一面111上形成一第一热固型介电层161,并且在第二面112上形成一第二热固型介电162。在本实施例中,第一热固型介电层161覆盖第一图案化导电层131及第一延伸接垫151,而第二热固型介电162覆盖第二图案化导电层132及第二延伸接垫152。
请参照图1I,之后,移除覆盖在第一延伸接垫151顶部的部分第一热固型介电层161,及移除覆盖在第二延伸接垫152的部分第二热固型介电162。在本实施例中,移除部分第一热固型介电层161及部分第二热固型介电162的步骤是采用研磨的方式或是采用激光剥离(laser ablation)方式。此外,第一热固型介电层161的厚度小于第一接垫131a及第一延伸接垫151的厚度总和,而第二热固型介电162的厚度小于第二接垫132a及第二延伸接垫152的厚度总和。
请参照图1J,然后,在第二延伸接垫152上形成一可移除的保护膜F。接着,请参照图1K,通过蚀刻的方式移除第一延伸接垫151。请参照图1L,最后,移除保护膜F,而完成本实施例的线路板100a的制作。
在本实施例中,第一延伸接垫151的外径大于第一接垫131a的外径,因此在移除第一延伸接垫151后,第一热固型介电层161暴露出第一接垫131a的全部顶面。
在本实施例中,第一接垫131a与第一延伸接垫151的材质相同,但是第一阻障层141与第一延伸接垫151属于不同的材质。因此,在以蚀刻移除第一延伸接垫151的步骤中,受到第一阻障层141的阻隔,第一接垫131a不会被移除。
在本实施例中,由于第二延伸接垫152上覆盖有保护膜F,因此在以蚀刻移除第一延伸接垫151的步骤中,第二延伸接垫152也不会被移除。当然,本发明不限于此,在其他实施例中,第一接垫131a与第一延伸接垫151可以由不同的材质所构成,且第二接垫132a与第二延伸接垫152也可以由不同的材质所构成。
此外,使用「顶」的用语,仅是方便说明,其表示位于基础结构110的最外侧,并非空间上的实质限制。
以下就图1L中的线路板100a的结构部分进行详细的介绍。线路板100a包括一基础结构110、一第一图案化导电层131、一第二图案化导电层132、一延伸接垫152、一第一热固型介电层161及一第二热固型介电162。基础结构110具有一第一面111及背对第一面111的一第二面112。第一图案化导电层131配置在第一面111上并具有一第一接垫131a。第二图案化导电层132配置在第二面112上并具有一第二接垫132a,其中第二接垫132a的外径D2小于第一接垫131a的外径D1。延伸接垫151配置在第一接垫131a上,延伸接垫151的外径D3大于第一接垫131a的外径D1。延伸接垫152配置在第二接垫132a上,延伸接垫152的外径D4大于第二接垫132a的外径D2。
第一热固型介电层161配置在第一面111上并覆盖第一图案化导电层131。第一热固型介电层161的厚度大于第一接垫131a的厚度。第二热固型介电162配置在第二面112上并覆盖第二图案化导电层132且暴露出延伸接垫152。第二热固型介电162的厚度小于第二接垫132a及延伸接垫152的厚度总和。
在本实施例中,第一热固型介电层161暴露出第一接垫131a的全部顶面,以形成非焊罩定义型(NSMD)的接垫。前述焊罩是指第一热固型介电层161。
然而,在以下的实施例中,线路板制作方法还可包括移除第二延伸接垫152。图2绘示本发明另一实施例的一种线路板制作方法的剖视图。请参考图1A至图1I及图2,在此实施例中先执行如图1A至图1I的步骤,接着,不设置保护膜F,而是将第二延伸接垫152与第一延伸接垫151同时蚀刻直到暴露出第二阻障层142及第一阻障层141,而得到如图2所示的线路板100b。
就结构而言,请再参照图2,第二阻障层142的外径D5小于第二接垫132a的外径D2,而且,第二热固型介电162覆盖部分第二接垫132a而暴露出第二接垫132a的局部顶面。
以下将列举其他实施例以作为说明。在此必须说明的是,下述实施例沿用前述实施例的元件标号与部分内容,其中采用相同的标号来表示相同或近似的元件,并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例,下述实施例不再重复赘述。
图3A至图3B绘示出本发明另一实施例的一种线路板制作方法的剖视图。请参照图3A,本实施例包括图1A至图1E的步骤,其中不同的是,在本实施例中,类似于图1D的制作工艺中经由控制第三光致抗蚀剂层203的开口尺寸,得到第一延伸接垫151的外径D6小于第一接垫131a的外径D1。类似于图1E的制作工艺中经由控制电镀第二延伸接垫152的厚度,得到第二延伸接垫152的外径D7小于第二接垫132a的外径D2。接着进行如图1F至图1L步骤,进而得到如图3B所示的结构。请参照图3B,在移除第一延伸接垫151以后,第一热固型介电层161暴露出第一接垫131a的局部顶面,即完成线路板100c的制作。
就结构而言,请再参照图3B,本实施例的线路板100c的结构相似于图1L的线路板100a,其中不同之处在于本实施例的线路板100c中的第一热固型介电层161覆盖部分的第一接垫131a,而暴露出第一接垫131a的局部顶面。换言之,在本实施例中,第一热固型介电层161暴露出第一接垫131a的局部顶面,以形成焊罩定义型(SMD)的接垫。前述焊罩是指第一热固型介电层161。
在此特别说明的是,线路板100c的第二面112上的结构与图1L中线路板100a的第二面112上的结构相似。然而,本发明不限于此,在其他实施例中,线路板100c的第二面112上的结构也可以设计成如图2中线路板100b的第二面112上的结构。
图4A至图4B绘示出本发明另一实施例的一种线路板制作方法剖视图。请参照图4A,本实施例包括图1A至图1C的步骤,与前述实施例不同的是,本实施例不在第一接垫131a及第二接垫132a上形成阻障层,而是直接在第一接垫131a上形成第一延伸接垫151,并直接在第二接垫132a上形成第二延伸接垫152。第一接垫131a与第一延伸接垫151属于不同的材质,且第二接垫132a与第二延伸接垫152也属于不同的材质。
接着,进行如图1E至图1L的步骤以形成如图4B所示的结构,并完成线路板100d的制作。与前述实施例不同的是,类似于图1E的制作工艺中经由控制电镀第二延伸接垫152的厚度,得到第二延伸接垫152的外径D7小于第二接垫132a的外径D2。需说明的是,在本实施例中,由于第一接垫131a与第一延伸接垫151为不同的材质,因此只要选择对第一延伸接垫151有专一性的蚀刻液,即可在不影响第一接垫131a的前提下,移除第一延伸接垫151。
就结构上而言,在本实施例中,第一延伸接垫151的外径D3大于第一接垫131a的外径D1,因此得到与线路板100a相似的结构。关于详细的说明请参考前述实施例,在此不再重复叙述。然而,在其他实施例中,第一延伸接垫151的外径也可以小于第一接垫131a的外径,并由此得到与线路板100c相似的结构。
在此特别说明的是,线路板100d的第二面112上的结构与图3B中线路板100c的第二面112上的结构相似,但省略了先前实施例中第二阻障层142。然而,本发明不限于此,在其他实施例中,线路板100d的第二面112上的结构也可以设计成如图1L中线路板100a的第二面112上的结构,但没有第二阻障层142。
此外,尽管在此实施例形成的线路板在相对远离芯片的一面上具有凹入的接垫结构。本发明的另一实施方式也可以将保护膜F覆盖在第一接垫及第一延伸接垫并以蚀刻移除第二延伸接垫,形成一线路板具有在相对靠近芯片的一面上具有凹入的接垫结构。
综上所述,本发明的线路板制作方法可制作出具有焊罩定义型及/或非焊罩定义型的接垫的线路板,且上述线路板的一面上具有凹入的接垫构造,以避免接垫的表面上产生刮痕。
虽然结合以上实施例揭露了本发明,然而其并非用以限定本发明,任何所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作些许的更动与润饰,故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (12)

1.一种线路板制作方法,包括:
提供一基础结构,该基础结构具有第一面及背对该第一面的第二面;
在该第一面上形成第一图案化光致抗蚀剂层;
在该第二面上形成第二图案化光致抗蚀剂层;
在该第一图案化光致抗蚀剂层所暴露出的部分该第一面上电镀第一图案化导电层,该第一图案化导电层具有第一接垫;
在该第二图案化光致抗蚀剂层所暴露出的部分该第二面上电镀第二图案化导电层,该第二图案化导电层具有第二接垫;
在该第一图案化光致抗蚀剂层及该第一图案化导电层上形成第三图案化光致抗蚀剂层,该第三图案化光致抗蚀剂层暴露出该第一接垫;
在该第二图案化光致抗蚀剂层及该第二图案化导电层上形成第四图案化光致抗蚀剂层,该第四图案化光致抗蚀剂层暴露出该第二接垫;
在该第三图案化光致抗蚀剂层所暴露出的该第一接垫上电镀第一延伸接垫;
在该第四图案化光致抗蚀剂层所暴露出的该第二接垫上电镀第二延伸接垫;
移除该第一图案化光致抗蚀剂层、该第二图案化光致抗蚀剂层、该第三图案化光致抗蚀剂层及该第四图案化光致抗蚀剂层;
在该第一面上形成第一热固型介电层,该第一热固型介电层覆盖该第一图案化导电层及该第一延伸接垫;
在该第二面上形成第二热固型介电层,该第二热固型介电层覆盖该第二图案化导电层及该第二延伸接垫;
移除覆盖在该第一延伸接垫顶部的部分该第一热固型介电层;
移除覆盖在该第二延伸接垫顶部的部分该第二热固型介电层;以及
移除该第一延伸接垫,
其中,当该第一延伸接垫的材质与该第一接垫的材质相同时,在电镀该第一延伸接垫以前,在该第三图案化光致抗蚀剂层所暴露出的该第一接垫上电镀一第一阻障层,使得该第一延伸接垫后来电镀在该第一阻障层上,并且在移除该第一延伸接垫的步骤中,以蚀刻移除该第一延伸接垫直到暴露出该第一阻障层。
2.如权利要求1所述的线路板制作方法,其中在形成该第一图案化光致抗蚀剂层以前,在该第一面上形成第一籽晶层,使得后来电镀该第一图案化导电层及该第一延伸接垫的步骤通过该第一籽晶层来达成,且在移除该第一图案化光致抗蚀剂层以后,移除暴露出的该第一籽晶层。
3.如权利要求1所述的线路板制作方法,其中在形成该第二图案化光致抗蚀剂层以前,在该第二面上形成第二籽晶层,使得后来电镀该第二图案化导电层及该第二延伸接垫的步骤通过该第二籽晶层来达成,且在移除该第二图案化光致抗蚀剂层以后,移除暴露出的该第二籽晶层。
4.如权利要求1所述的线路板制作方法,其中该第一延伸接垫的外径大于该第一接垫的外径,且在移除该第一延伸接垫以后,该第一热固型介电层暴露出该第一接垫的全部顶面。
5.如权利要求1所述的线路板制作方法,其中该第一延伸接垫的外径小于该第一接垫的外径,且在移除该第一延伸接垫以后,该第一热固型介电层暴露出该第一接垫的局部顶面。
6.如权利要求1所述的线路板制作方法,还包括:
移除该第二延伸接垫,其中当该第二延伸接垫的材质相同于该第二接垫的材质时,在电镀该第二延伸接垫以前,在该第四图案化光致抗蚀剂层所暴露出的该第二接垫上电镀一第二阻障层,使得该第二延伸接垫后来电镀在该第二阻障层上,并且在移除该第二延伸接垫的步骤中,以蚀刻移除该第二延伸接垫直到暴露出该第二阻障层。
7.如权利要求6所述的线路板制作方法,其中该第二延伸接垫的外径小于该第二接垫的外径,且在移除该第二延伸接垫以后,该第二热固型介电层暴露出该第二接垫的局部顶面。
8.如权利要求1所述的线路板制作方法,其中该第一热固型介电层的厚度小于该第一接垫及该第一延伸接垫的厚度总和,并且移除覆盖在该第一延伸接垫顶部的部分该第一热固型介电层的步骤采用研磨。
9.如权利要求1所述的线路板制作方法,其中该第二热固型介电层的厚度小于该第二接垫及该第二延伸接垫的厚度总和,并且移除覆盖在该第二延伸接垫顶部的部分该第二热固型介电层的步骤采用研磨。
10.如权利要求1所述的线路板制作方法,其中该第二延伸接垫的材质相同于该第一延伸接垫的材质,在以蚀刻移除该第一延伸接垫的步骤以前,在该第二延伸接垫上形成一可移除的保护膜,并且在移除该第一延伸接垫以后,移除该保护膜。
11.如权利要求1所述的线路板制作方法,其中该第一图案化导电层与该第二图案化导电层是同时制作。
12.如权利要求6所述的线路板制作方法,其中该第二延伸接垫与该第一延伸接垫同时移除。
CN201210230033.6A 2012-02-16 2012-07-04 线路板制作方法 Active CN102711390B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW101105080 2012-02-16
TW101105080A TWI444123B (zh) 2012-02-16 2012-02-16 線路板製作方法及線路板

Publications (2)

Publication Number Publication Date
CN102711390A CN102711390A (zh) 2012-10-03
CN102711390B true CN102711390B (zh) 2015-01-07

Family

ID=46903885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210230033.6A Active CN102711390B (zh) 2012-02-16 2012-07-04 线路板制作方法

Country Status (3)

Country Link
US (1) US9066458B2 (zh)
CN (1) CN102711390B (zh)
TW (1) TWI444123B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6185880B2 (ja) * 2014-05-13 2017-08-23 日本特殊陶業株式会社 配線基板の製造方法及び配線基板
CN109326569A (zh) * 2017-07-31 2019-02-12 群创光电股份有限公司 封装元件及其制作方法
US10347507B2 (en) * 2017-09-29 2019-07-09 Lg Innotek Co., Ltd. Printed circuit board
KR102531762B1 (ko) 2017-09-29 2023-05-12 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200807658A (en) * 2006-07-19 2008-02-01 Phoenix Prec Technology Corp Method for fabricating a packaging substrate
EP2020835A2 (en) * 2007-08-03 2009-02-04 Phoenix Precision Technology Corporation A circuit board

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232775B (zh) * 1999-09-02 2010-06-09 伊比登株式会社 印刷布线板及其制造方法
JP3606785B2 (ja) * 2000-05-26 2005-01-05 日本特殊陶業株式会社 配線基板の製造方法
KR100722635B1 (ko) * 2005-09-27 2007-05-28 삼성전기주식회사 와이어 본딩 패드면과 볼패드면의 회로층이 다른 두께를갖는 반도체 패키지 기판 및 그 제조방법
US8319111B2 (en) * 2006-10-04 2012-11-27 Ngk Spark Plug Co., Ltd. Wiring board having wiring laminate portion with via conductors embedded in resin insulating layers
US20080093109A1 (en) * 2006-10-19 2008-04-24 Phoenix Precision Technology Corporation Substrate with surface finished structure and method for making the same
TWI378544B (en) * 2007-07-19 2012-12-01 Unimicron Technology Corp Package substrate with electrically connecting structure
TWI351087B (en) * 2007-10-16 2011-10-21 Unimicron Technology Corp Package substrate and method for fabricating the same
CN101790903B (zh) * 2008-09-30 2012-04-11 揖斐电株式会社 多层印刷线路板以及多层印刷线路板的制造方法
TWI390692B (zh) * 2009-06-23 2013-03-21 Unimicron Technology Corp 封裝基板與其製法暨基材
TWI412308B (zh) 2009-11-06 2013-10-11 Via Tech Inc 線路基板及其製程
JP5638269B2 (ja) * 2010-03-26 2014-12-10 日本特殊陶業株式会社 多層配線基板
JP6081044B2 (ja) * 2010-09-16 2017-02-15 富士通株式会社 パッケージ基板ユニットの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200807658A (en) * 2006-07-19 2008-02-01 Phoenix Prec Technology Corp Method for fabricating a packaging substrate
EP2020835A2 (en) * 2007-08-03 2009-02-04 Phoenix Precision Technology Corporation A circuit board

Also Published As

Publication number Publication date
TWI444123B (zh) 2014-07-01
CN102711390A (zh) 2012-10-03
US9066458B2 (en) 2015-06-23
US20130213692A1 (en) 2013-08-22
TW201336369A (zh) 2013-09-01

Similar Documents

Publication Publication Date Title
TWI459871B (zh) Built-in parts wiring board, built-in parts wiring board manufacturing methods
US8299368B2 (en) Interconnection element for electric circuits
US20080257595A1 (en) Packaging substrate and method for manufacturing the same
TWI495026B (zh) 晶片封裝基板和結構及其製作方法
US20120037411A1 (en) Packaging substrate having embedded passive component and fabrication method thereof
US20160081182A1 (en) Package board, method for manufacturing the same and package on package having the same
CN104703384A (zh) 线路板及其制作方法
US20090102050A1 (en) Solder ball disposing surface structure of package substrate
CN102711390B (zh) 线路板制作方法
JP4965989B2 (ja) 電子部品内蔵基板および電子部品内蔵基板の製造方法
US9265147B2 (en) Multi-layer wiring board
CN101930960A (zh) 集成电路芯片封装和形成方法
KR102380834B1 (ko) 인쇄회로기판, 반도체 패키지 및 이들의 제조방법
US8359740B2 (en) Process for the wafer-scale fabrication of electronic modules for surface mounting
US20160225706A1 (en) Printed circuit board, semiconductor package and method of manufacturing the same
US7544599B2 (en) Manufacturing method of solder ball disposing surface structure of package substrate
KR102633431B1 (ko) 반도체 장치 및 이의 제조 방법
CN101937901B (zh) 线路基板及其制作方法与封装结构
CN108702842A (zh) Pcb、封装结构、终端及pcb的加工方法
JP2013211497A (ja) 部品接合構造
CN104124180A (zh) 芯片封装结构的制作方法
US9974166B2 (en) Circuit board and manufacturing method thereof
JP2006253167A (ja) キャビティ構造プリント配線板の製造方法及び実装構造
US11569155B2 (en) Substrate bonding pad having a multi-surface trace interface
JP5022963B2 (ja) 突起電極の構造、素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant