CN102696071A - 自旋转矩磁性集成电路及其器件 - Google Patents

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Abstract

本发明描述了自旋转矩磁性集成电路及其器件。自旋转矩磁性集成电路包括设置在基底上方的第一自由铁磁层。非磁性层设置在所述第一自由铁磁层上方。包括多个写入柱和多个读取柱，每个柱设置在所述非磁性层上方并且包括固定铁磁层。

Description

自旋转矩磁性集成电路及其器件
技术领域
本发明的实施例涉及如下领域：可重构且非易失性逻辑电路，特别是自旋转矩磁性集成电路及其器件。
背景技术
自旋转矩器件的操作基于自旋转移转矩的现象。如果电流流过称为固定层的磁化层，会出现自旋极化。随着每个电子的通过，会将它的自旋（电子角动量）加到称为自由层的下一磁性层中的磁化中，并会引起自由层中的细微变化。这实际上是由转矩引起的自由层中的磁化旋进。由于电子的反射，也将转矩施加至相关的固定层的磁化上。最后，如果电流超过某一临界值（由磁性材料及其环境所引起的阻尼给出），则将会由通常为大约1纳秒的电流脉冲切换自由层的磁化。由于相关的电流因为几何形状或者因为相邻的反铁磁层而低于其临界值，所以固定层的磁化可以保持不变。
附图说明
图1示出了根据本发明的实施例的自旋转矩磁性器件的截面图。
图2示出了根据本发明的实施例的自旋转矩磁性器件的俯视图。
图3示出了根据本发明的实施例的自旋转矩磁性集成电路的部分的截面图。
图4示出了根据本发明的实施例的自旋转矩磁性集成电路的部分的截面图。
图5示出了表示根据本发明的实施例的自旋转矩磁性集成电路的部分的制造中的操作的流程图。
图6示出了根据本发明的实施例的多数决定门的部分的平面图。
图7示出了根据本发明的实施例的全进位加法器的1比特级（bit stage）的平面图。
图8示出了根据本发明的实施例由具有0.1纳秒间隔的瞬态图（snapshot）表示磁化方向的一系列图表。
具体实施方式
描述了自旋转矩磁性集成电路及其器件。在以下描述中，为了提供对本发明的实施例的全面理解，阐述了许多具体细节，诸如材料体系和器件特性。本发明的实施例可以在没有这些具体细节的情况下实施，这对本领域技术人员来说是显而易见的。在其它实例中，为了不必要地使本发明的实施例难以理解，没有详细描述诸如图案化处理等公知特征。此外，应当理解图中所示的各个实施例是示例性的表示，而未必是按比例绘制的。
在此公开了自旋转矩磁性集成电路。在一个实施例中，自旋转矩磁性集成电路包括设置在基底上方的第一自由铁磁层。耦合层设置在第一自由铁磁层上，并且第二自由铁磁层设置在耦合层上。隧道氧化层设置在第二自由铁磁层上方。包括写入柱（pillar）和读取柱，每个柱均设置在隧道氧化层上方，并且包括设置在固定铁磁层上方的反铁磁层。在一个实施例中，耦合层用于稳定第一和第二自由铁磁层中的磁化排列。在一个实施例中，自旋转矩磁性集成电路包括设置在基底的部分上的第一自由铁磁层，第一自由铁磁层具有侧壁。第一耦合层设置在第一自由铁磁层上，第一耦合层与侧壁共形，并且邻近基底的暴露部分。第二自由铁磁层设置在第一耦合层和基底的暴露部分上，第二自由铁磁耦合层与第一耦合层共形。第二耦合层设置在第二自由铁磁层上，第二耦合层的最上表面近似与第二自由铁磁层的最上表面共面。第三自由铁磁层设置在基底的暴露部分上方的第二耦合层的部分上，第三自由铁磁层的最上表面近似与第二耦合层的最上表面共面。隧道氧化层设置在第二耦合层以及第二和第三自由铁磁层的最上表面上。包括写入柱和读取柱，每个柱均设置在隧道氧化层上方，并且包括设置在固定铁磁层上方的反铁磁层。
在此还公开了制造自旋转矩磁性集成电路的方法。在一个实施例中，方法包括在基底的部分上形成第一自由铁磁层，第一自由铁磁层具有侧壁。第一耦合层形成在第一自由铁磁层上，第一耦合层与侧壁共形，并且邻近基底的暴露部分。第二自由铁磁层形成在第一耦合层和基底的暴露部分上，第二自由铁磁耦合层与第一耦合层共形。第二耦合层形成在第二自由铁磁层上，第二耦合层的最上表面近似与第二自由铁磁层的最上表面共面。第三自由铁磁层形成在基底的暴露部分上方的第二耦合层的部分上，第三自由铁磁层的最上表面近似与第二耦合层的最上表面共面。隧道氧化层形成在第二耦合层以及第二和第三自由铁磁层的最上表面上。形成写入柱和读取柱，每个柱均形成在隧道氧化层上方，并且包括形成在固定铁磁层上方的反铁磁层。
根据本发明的实施例，制造了磁性逻辑器件，其中计算变量存储在磁化方向上。在一个实施例中，由共用磁性层连接这些逻辑器件，并且集成这些逻辑器件以形成逻辑门或电路。可以用与逻辑配置有关的电路的形状来定义逻辑功能。例如，在一个实施例中，通过磁畴壁输送（相反磁化的分离区域）而在器件间传输信号。然而，可能仅外围电路处而并非每个磁性器件处需要磁电转换。在一个实施例中，在此描述的逻辑配置用作嵌入在互补金属氧化物半导体（CMOS）电路的金属层中的特定应用逻辑块。在一个实施例中，提供了非易失的、可重构的逻辑电路。从而，可以创建非易失的且可重构的逻辑块。在一个实施例中，使用例如多数决定门器件的自旋转矩器件来制造可重构的且非易失的逻辑电路，特别是自旋转矩磁性集成电路。在一个实施例中，将单个磁性电路用于多个门。这减轻或消除了对在每个门处的电至磁（或反之亦然）的转换的需求，而相反地能够在外围单独地执行。
在本发明的某些方面以及至少一些实施例中，某些术语具有某些可定义的含义。例如，“自由”磁性层是存储计算变量的磁性层。“固定”磁性层是具有永久磁化的磁性层。诸如隧道电介质或隧道氧化物的隧道势垒是位于自由与固定磁性层之间的层。可以将固定层图案化以创建相关电路的输入端和输出端。自由层可以是共有的，在特定电路中连接所有的逻辑器件和门。当电流流过输入电极时，可以通过自旋转移转矩效应来写入磁化。当向输出电极施加电压时，可以通过隧道磁阻效应来读取磁化。
在一个实施例中，隧道氧化层的作用是产生大的磁阻。磁阻是当两层铁磁层具有反平行和平行的磁化时的电阻之间的差与具有平行磁化的状态的电阻的比率。在一个实施例中，隧道势垒的替代是非磁性金属薄层。然而，这种替代方案的一个潜在缺点是较低磁化值的可能性。在本申请中，这两个选项都被称为“非磁性层”。
在常规方案中，可以通过使用现场可编程门阵列（FPGA）来实现可重构性。通常，通过对附着至每个节点的静态随机存取存储器（SRAM）单元进行写入来重新配置FPGA的节点。因此，电路占据了很大面积，并且是易失的，还需要相当大的能量来重新配置并保持配置。此外，这种方案往往需要专用集成电路（ASIC）。目前，未大规模生产非易失性逻辑电路。铁电晶体管是潜在的选择，但仍未展示出合适的器件。然而，在一个实施例中，这种非易失性器件的使用提供了比基于CMOS的FPGA紧凑得多的可重构电路。因为在空闲状态下能够切断电源，所以基于铁磁逻辑的逻辑电路可以具有零待机功率。此外，在每个节点中可以不需要用于存储电路配置的特定存储器元件。数据可以存储在逻辑电路附近。在一个实施例中，通过消除与高速缓存缺失有关的延迟，铁磁逻辑的使用大幅改善了计算速度。
根据本发明实施例，铁磁层用于存储计算变量，自旋转移转矩用于切换磁化，多数决定门用于执行逻辑，并且一层或多层共用磁性层用作连接器件以形成门和电路的连接介质。当循环切断相关芯片的电源时，逻辑电路可以不失去它们的计算状态。可以通过改变门的输入端中的一个来重新配置门。自旋转移转矩不仅可以引起相邻的门中的磁化的切换，还可以引起随后的级联的器件和门的磁化的切换。这种方案可以通过传播由穿过磁性层的畴壁所分隔的铁磁畴来完成。
在本发明的一个方面，集成铁磁逻辑电路包括独立的铁磁逻辑元件。图1示出了根据本发明实施例的自旋转矩磁性器件的截面图。图2示出了根据本发明实施例的自旋转矩磁性器件的俯视图。
参照图1和2，自旋转矩多数决定门100包括三个电输入端102、104和106以及一个电输出端108。在一个实施例中，如图1和2中所示，电输入端102、104、106和108形成为隧道势垒110上的纳米柱。包括磁性层112、114和116，并且在一个实施例中磁性层112、114和116由具有非平面（out-of-plane）各向异性的材料构成，例如TbCoFe或CoPt多层。
在操作上，电流流过每个输入端102、104和106，并且通过自旋转移转矩效应来排列自由层（磁性层112）的磁化，以指向两个低能量方向中的一个，即向上或向下，这取决于电流的方向。输入端102、104和106的多数在自由铁磁层112的大部分区域和读取柱108下方的区域上支配并施加的它们的磁化方向。在一个实施例中，将这种配置称为多数决定门器件。可以通过施加电压并测量流过输出电极108的电流，利用隧道磁阻效应来检测磁化方向。电极102、104、106和108中的固定铁磁层114和116是具有相互之间交换耦合（exchange-coupled）的相反的磁化的双层。在一个实施例中包括耦合层115，并且在一个实施例中，耦合层115是厚度小于约1纳米的钌金属层。参照图1，单个共用自由铁磁层112横跨四个电极。参照图2，电极位于共用自由层的顶部上。为了使用输出信号，需要对其进行读取，例如从磁化形式转换为电形式。在一个实施例中，此转换可以通过使用常规的感测放大器来执行。
在本发明的另一方面中，所制造的磁性电路不限于仅三个输入端和一个输出端。相反地，根据本发明的实施例，磁-电转换并不会在每个多数决定门上发生，而会在磁电路外围发生。电极设置在电路中的若干位置上。通过移动用相反的磁化方向分离区域的铁磁畴壁，来使信号以磁化变化的形式在门之间通过。磁性电路的几何形状确定了它的逻辑功能。对于这种方案，需要改变多数决定门的形状，例如改变为十字形状，这将会在下文中结合图6讨论。通过这种方式，将输入端和输出端设置在单个多数决定门的边缘，并且能够级联数个多数决定门，同时能够使输出端的磁化信号通过下一个级联门的输入端。在一个实施例中，一个多数决定门执行可重构的与/或门的作用。值得注意的是，在常规CMOS实施方式中，原本需要使用12个通常的CMOS晶体管来实施此功能。在一个实施例中，如下文中结合图7所描述的，使用三个连接的多数决定门来执行全进位加法器的1比特级的作用，而常规CMOS实施方式则需要28个晶体管。
在本发明的一个方面，自由铁磁层由被钌层隔开的两层铁磁材料构成。钌层可以用于加强导致它们相反的磁化的层间量子交换耦合。例如，图3示出了根据本发明的实施例的自旋转矩磁性集成电路的部分的截面图。图3示出了在集成电路中使用的多个电极中的两个。
参照图3，自旋转矩磁性集成电路300的部分包括设置在基底302上方的第一自由铁磁层304。耦合层306设置在第一自由铁磁层304上。第二自由铁磁层308设置在耦合层306上。隧道氧化层310设置在第二自由铁磁层308上方。包括写入柱312和读取柱314，每个柱均设置在隧道氧化层310上方，并且包括设置在固定铁磁层316上方的反铁磁层318。
根据本发明的实施例，耦合层306用于分别稳定第一和第二自由铁磁层的304和308中的磁化排列。在一个实施例中，耦合层306由钌（Ru）构成，第一和第二自由铁磁层304和308由铽钴铁（TbCoFe）构成。在具体实施例中，隧道氧化层310直接设置在第二自由铁磁层310上，并由氧化镁（MgO）或氧化铝（Al2O3）构成，并且每个写入柱312和读取柱314均包括设置在反铁磁层318上的铜层320，还包括直接设置在反铁磁层318与固定铁磁层316之间的插入层322，固定铁磁层316直接设置在隧道氧化层310上。在一个实施例中，耦合层306厚度小于约1纳米。在具体实施例中，耦合层306是一个厚度小于约1纳米的钌金属层，以确保铁磁层304与308之间的最优耦合。
在本发明的一个方面中，基于磁性器件的逻辑电路中可以包括内置的反相器。内置的反相器可以包括自由铁磁层中的上层与下层之间的倾斜连接层。图4示出了根据本发明的实施例的自旋转矩磁性集成电路的部分的截面图。
参照图4，自旋转矩磁性集成电路400的部分包括设置在基底402的部分上的第一自由铁磁层404，第一自由铁磁层404具有侧壁405。第一耦合层406设置在第一自由铁磁层404上，第一耦合层406与侧壁405共形，并且与基底402的暴露部分403相邻。第二自由铁磁层408设置在第一耦合层406和基底402的暴露部分403上，第二自由铁磁耦合层408与第一耦合层404共形。第二耦合层407设置在第二自由铁磁层408上，第二耦合层407的最上表面近似与第二自由铁磁层408的最上表面共面。第三自由铁磁层409设置在基底402的暴露部分403上方的第二耦合层407的部分上，第三自由铁磁层409的最上表面近似与第二耦合层407的最上表面共面。隧道氧化层410分别设置在第二耦合层407以及第二和第三自由铁磁层408和409的最上表面上。包括写入柱412和读取柱414，每个柱均设置在隧道氧化层410上方，并且包括设置在固定铁磁层416上方的反铁磁层418。
根据本发明的实施例，第一、第二和第三自由铁磁层404、408和409形成反相器。在一个实施例中，第一耦合层406用于稳定第一和第二自由铁磁层404和408中的磁化排列。在一个实施例中，第一耦合层406由钌（Ru）构成，并且第一和第二自由铁磁层404和408由铽钴铁（TbCoFe）构成。在具体实施例中，隧道氧化层410直接设置在第二耦合层407以及第二和第三自由铁磁层408和409的最上表面上，并由氧化镁（MgO）或氧化铝（Al2O3）构成，并且每个写入柱412和读取柱414均包括设置在反铁磁层418上的铜层420，还包括直接设置在反铁磁层418与固定铁磁层416之间的插入层422，固定铁磁层416直接设置在隧道氧化层410上。
在一个实施例中，第二耦合层407用于稳定第二和第三自由铁磁层408和409中的磁化排列。在一个实施例中，第二耦合层407由钌（Ru）构成，第二和第三自由铁磁层408和409由铽钴铁（TbCoFe）构成。在一个实施例中，基底402由设置在金属层上的顶部电介质层构成。在一个实施例中，第一与第二自由铁磁层404与408之间的第一耦合层406的部分具有小于约1纳米的厚度，并且第二与第三自由铁磁层408与409之间的第二耦合层407的部分具有小于约1纳米的厚度。
关于操作图3和4的电路的部分，根据本发明的实施例，通过紧邻反铁磁层（例如，IrMn或PtMn）设置固定层来将其进一步固定。这样，铁磁和反铁磁层中的自旋是强耦合的，并且防止了固定层中的磁化变化（例如，将层“钉扎”）。可以由两层铁磁层及其间的钌层将自由层形成为“合成铁淦氧磁”层。所述钌层可以在两个组成铁磁层之间产生反平行的磁化排列。在一个实施例中，利用这个特性来在导线中实现反相器逻辑功能。对于结合图4所描述的这种结构，包括中间铁磁层，其作为反相器前的顶层和反相器后的底层。中间铁磁层的连续性可以确保其中的磁化都具有相同的方向。同样地，邻近隧道氧化层的层的磁化在反相器之前和之后可以变为相反。在一个实施例中，正是该磁化方向由隧道磁阻来测量，并保持计算变量。
在本发明的一个方面中，制造反相器结构的方法包括部分或全部以下操作：（1）沉积底部铁磁层，（2）蚀刻底部铁磁层，以在导线中所有需要反相器的地方将其切断，（3）沉积第一钌层，以共形地覆盖底部铁磁层中的台阶，（4）沉积中间铁磁层，以与台阶的斜率一致，（5）沉积第二钌层，以及（6）沉积并蚀刻顶部铁磁层，以使其保留在反相器的另一侧上。在一个实施例中，在第二钌层的顶部上使用蚀刻停止，以允许蚀刻顶部铁磁层。图5示出了表示根据本发明的实施例的自旋转矩磁性集成电路的部分的制造中的操作的流程图500。
参照流程图500的操作502，制造自旋转矩磁性集成电路的方法包括在基底的部分上形成第一自由铁磁层，第一自由铁磁层具有侧壁。根据本发明的实施例，在基底的部分上形成第一自由铁磁层包括在设置在金属层上的电介质层上形成第一自由铁磁层。
参照流程图500的操作504，制造自旋转矩磁性集成电路的方法还包括在第一自由铁磁层上形成第一耦合层，第一耦合层与侧壁共形并且邻近基底的暴露部分。
参照流程图500的操作506，制造自旋转矩磁性集成电路的方法还包括在第一耦合层和基底的暴露部分上形成第二自由铁磁层，第二自由铁磁耦合层与第一耦合层共形。
参照流程图500的操作508，制造自旋转矩磁性集成电路的方法还包括在第二自由铁磁层上形成第二耦合层，第二耦合层的最上表面近似与第二自由铁磁层的最上表面共面。
参照流程图500的操作510，制造自旋转矩磁性集成电路的方法还包括在基底的暴露部分上方的第二耦合层的部分上形成第三自由铁磁层，第三自由铁磁层的最上表面近似与第二耦合层的最上表面共面。根据本发明的实施例，形成第一、第二和第三自由铁磁层的步骤形成了反相器。在一个实施例中，第一与第二自由铁磁层之间的第一耦合层的部分的厚度小于大约1纳米，并且第二与第三自由铁磁层之间的第二耦合层的部分的厚度小于大约1纳米。
参照流程图500的操作512，制造自旋转矩磁性集成电路的方法还包括在第二耦合层以及第二和第三自由铁磁层的最上表面上形成隧道氧化层。
参照流程图500的操作514，制造自旋转矩磁性集成电路的方法还包括形成写入柱与读取柱，每个柱形成在隧道氧化层上方并且包括形成在固定铁磁层上方的反铁磁层。根据本发明的实施例，隧道氧化层直接形成在第二耦合层以及第二和第三自由铁磁层的最上表面上，并且由氧化镁（MgO）或氧化铝（Al2O3）构成。每个写入柱与读取柱均包括形成在反铁磁层上的铜层，并且包括直接形成在反铁磁层与固定铁磁层之间的插入层，固定铁磁层直接形成在隧道氧化层上。
在本发明的另一方面，逻辑电路中包括多数决定门。图6示出了根据本发明的实施例的部分多数决定门的平面图。
参照图6，多数决定门600的顶视图为十字形式。输出端602位于多数决定门600的边缘，并可以用作另一门（未示出）的输入端。这种方案不需要将磁化转换为电信号。在一个实施例中，多数决定门600用作可重构的与/或门。同时也示出了使电流通过输入端604、606和608以及用于输出端602的可选的读出的感测放大器610的驱动晶体管。
在本发明的另一方面中，在逻辑电路中包括若干多数决定门。图7示出了根据本发明的实施例的全进位加法器的1比特级的平面图。
在一个实施例中，将诸如图6的多数决定门的单个门级联至更大的电路中，而不需要磁-电和电-磁转换。参照图7，全进位加法器700的1比特级的顶视图包括顶部和底部的十字部（多数决定门）的磁性输出分别被作为输入馈送至中间十字部（多数决定门）。获取整体输出并仅在输出焊盘702和704处将其转换为电信号。应当理解可以用类似的方式级联比所示的三个多数决定门多得多的多数决定门。对携带两个比特的信号A（两个附图标记710）和B（714和716）进行求和，信号C（718、720、722）是“进位输入（carry in）”。此操作的输出总和与“进位输出（carry out）”表现为分别标记为Sum和Cout的电极702和704的极化。这些可以用作附加级的输入。如图所示，一比特纹波加法器由具有两个反相器706和708的三个级联的十字部形成。同样也分别示出了用于输出端702和704的可选的读出的感测放大器726和724。
在一个实施例中，为了实现竞争运行规范，电路在例如0.1伏的低电压（V）下运行。因为铁磁逻辑电路不依赖于势垒的升高和降低，所以可以出现这种可能性。在于此描述的常规情况和实施例中，存在这种势垒并且需要这种势垒比热能40kT（其中T为温度，k为玻尔兹曼常数）大几倍，或近似为1伏。然而，在常规场效应晶体管中，此势垒通过沟道中的电势而形成在源极中的电子与漏极中的电子之间。此势垒的高度为Eb=qV并可由栅极电压确定。随着栅极电压切换，此势垒开启和关闭。相比之下，根据本发明的实施例，在铁磁逻辑电路的情况下，所施加的电压只需要将电流驱动至电极中。逻辑状态之间的能量势垒的高度可以由磁性材料各向异性来确定，并且不随所施加的电压而改变。
可以用软件OOMMF执行微磁模拟，以验证本发明的实施例中所描述的逻辑器件的运行。例如，可以由材料参数和施加的电流计算出器件中的磁化分布的时间动态。图8示出了根据本发明的实施例由具有0.1纳秒间隔的瞬态图表示磁化方向的一系列图表800。
参照图8，沿瞬态图的水平方向，磁化的绝对值保持不变，为400kA/m，但其方向在切换。十字部的尺寸大约为120nm，铁磁层的厚度大约为2纳米厚，并且每个电极中的电流大约为10mA。在每0.1纳秒取一次的瞬态图中，箭头指定芯片平面上的磁化方向。示意图（map）标示出垂直于芯片的投影mz，其中深色阴影为下，浅色阴影为上。绘示出输出电极处的磁化的投影。电阻变化与投影mz的值成正比。例如，对于氧化镁（MgO）隧道势垒来说，电阻的特性变化是~100％。模拟表明，根据本发明的实施例，磁化实际上在输出端切换，以便与多数输入端中的磁化方向一致。
根据本发明的实施例，铁磁电路意在作为超越芯片上的嵌入式磁性存储器的进步。通过提供除这种电路的处理以外的计算变量的存储，它们可以开启电路设计的新的机遇。无需在每次逻辑运算开始时都从远端的存储器获取计算数据。此外，因为可以将这种电路设置在金属层上，所以它们可以不占用芯片上的任何面积（real estate）。在一个实施例中，执行类似的功能（例如，可重构的与/或门）或加法器所用的元件的数量比用CMOS晶体管来实现所用的元件的数量少得多。尽管磁开关的速度比常规晶体管的速度慢得多，但是通过将时钟速度、元件密度、由于寄生和互连中的功率耗散仔细考虑在内也可以提供与CMOS的性能相当的自旋转矩多数决定门逻辑电路的性能。例如，在一个实施例中，考虑了全进位加法器的1比特单元。比较表明，可以将自旋转矩逻辑电路制造得在功率耗散和计算吞吐量两方面都具有竞争力。相对于CMOS的附加的优点可以包括可重构性、非易失性和耐辐射性。
因此，已经公开了自旋转矩磁性集成电路及其器件。根据本发明的实施例，自旋转矩磁性集成电路包括设置在基底上方的第一自由铁磁层。耦合层设置在第一自由铁磁层上，并且第二自由铁磁层设置在耦合层上。隧道氧化层设置在第二自由铁磁层上方。包括写入柱和读取柱，每个柱设置在隧道氧化层上方并且包括设置在固定铁磁层上方的反铁磁层。在一个实施例中，耦合层用于稳定第一和第二自由铁磁层中的磁化排列。在一个实施例中，耦合层具有小于约1纳米的厚度。

Claims (23)

1.一种自旋转矩磁性集成电路，包括：
设置在基底上方的第一自由铁磁层；
设置在所述第一自由铁磁层上方的非磁性层；以及
多个写入柱和多个读取柱，每个柱均设置在所述非磁性层上方并且包括固定铁磁层。
2.根据权利要求1所述的自旋转矩磁性集成电路，其中所述非磁性层是隧道氧化层，所述自旋转矩磁性集成电路还包括：
设置在所述第一自由铁磁层上的耦合层；
设置在所述耦合层上的第二自由铁磁层，其中所述非磁性层设置在所述第二自由铁磁层上方，以及
设置在所述固定铁磁层上方的反铁磁层。
3.根据权利要求2所述的自旋转矩磁性集成电路，其中所述耦合层用于稳定所述第一和第二自由铁磁层中的磁化排列。
4.根据权利要求3所述的自旋转矩磁性集成电路，其中所述耦合层包括钌（Ru），并且所述第一和第二自由铁磁层包括铽钴铁（TbCoFe）。
5.根据权利要求4所述的自旋转矩磁性集成电路，其中所述隧道氧化层直接设置在所述第二自由铁磁层上，并且包括氧化镁（MgO）或氧化铝（Al2O3），并且其中所述多个写入柱中的每个写入柱和所述多个读取柱中的每个读取柱均包括设置在所述反铁磁层上的铜层，并且包括直接设置在所述反铁磁层与所述固定铁磁层之间的插入层，所述固定铁磁层直接设置在所述隧道氧化层上。
6.根据权利要求2所述的自旋转矩磁性集成电路，其中所述耦合层的厚度小于约1纳米。
7.一种自旋转矩磁性集成电路，包括：
设置在基底的部分上的第一自由铁磁层，所述第一自由铁磁层包括侧壁；
设置在所述第一自由铁磁层上的第一耦合层，所述第一耦合层与所述侧壁共形，并且邻近所述基底的暴露部分；
设置在所述第一耦合层和所述基底的所述暴露部分上的第二自由铁磁层，所述第二自由铁磁耦合层与所述第一耦合层共形；
设置在所述第二自由铁磁层上的第二耦合层，所述第二耦合层的最上表面近似与所述第二自由铁磁层的最上表面共面；
设置在所述基底的所述暴露部分上方的所述第二耦合层的部分上的第三自由铁磁层，所述第三自由铁磁层的最上表面近似与所述第二耦合层的最上表面共面；
设置在所述第二耦合层以及所述第二和第三自由铁磁层的最上表面上的非磁性层；以及
写入柱和读取柱，每个柱均设置在所述非磁性层上方并且包括固定铁磁层。
8.根据权利要求7所述的自旋转矩磁性集成电路，其中所述非磁性层是隧道氧化层，所述自旋转矩磁性集成电路还包括：
设置在所述固定铁磁层上方的反铁磁层。
9.根据权利要求8所述的自旋转矩磁性集成电路，其中所述第一、第二和第三自由铁磁层形成反相器。
10.根据权利要求8所述的自旋转矩磁性集成电路，其中所述第一耦合层用于稳定所述第一和第二自由铁磁层中的磁化排列。
11.根据权利要求10所述的自旋转矩磁性集成电路，其中所述第一耦合层包括钌（Ru），并且所述第一和第二自由铁磁层包括铽钴铁（TbCoFe）。
12.根据权利要求11所述的自旋转矩磁性集成电路，其中所述隧道氧化层直接设置在所述第二耦合层以及所述第二和第三自由铁磁层的最上表面上，并且包括氧化镁（MgO）或氧化铝（Al2O3），并且其中所述写入柱和所述读取柱中的每个均包括设置在所述反铁磁层上的铜层，还包括直接设置在所述反铁磁层与所述固定铁磁层之间的插入层，所述固定铁磁层直接设置在所述隧道氧化层上。
13.根据权利要求8所述的自旋转矩磁性集成电路，其中所述第二耦合层用于稳定所述第二和第三自由铁磁层中的磁化排列。
14.根据权利要求13所述的自旋转矩磁性集成电路，其中所述第二耦合层包括钌（Ru），并且所述第二和第三自由铁磁层包括铽钴铁（TbCoFe）。
15.根据权利要求14所述的自旋转矩磁性集成电路，其中所述隧道氧化层直接设置在所述第二耦合层以及所述第二和第三自由铁磁层的最上表面上，并且包括氧化镁（MgO）或氧化铝（Al2O3），并且其中每个所述写入柱和所述读取柱均包括设置在所述反铁磁层上的铜层，还包括直接设置在所述反铁磁层与所述固定铁磁层之间的插入层，所述固定铁磁层直接设置在所述隧道氧化层上。
16.根据权利要求8所述的自旋转矩磁性集成电路，其中所述基底包括设置在金属层上的顶部电介质层。
17.根据权利要求8所述的自旋转矩磁性集成电路，其中所述第一与第二自由铁磁层之间的所述第一耦合层的部分的厚度小于约1纳米，并且其中所述第二与第三自由铁磁层之间的所述第二耦合层的部分的厚度小于约1纳米。
18.一种制造自旋转矩磁性集成电路的方法，所述方法包括：
在基底的部分上形成第一自由铁磁层，所述第一自由铁磁层包括侧壁；
在所述第一自由铁磁层上形成第一耦合层，所述第一耦合层与所述侧壁共形，并且邻近所述基底的暴露部分；
在所述第一耦合层和所述基底的所述暴露部分上形成第二自由铁磁层，所述第二自由铁磁耦合层与所述第一耦合层共形；
在所述第二自由铁磁层上形成第二耦合层，所述第二耦合层的最上表面近似与所述第二自由铁磁层的最上表面共面；
在所述基底的所述暴露部分上方的所述第二耦合层的部分上形成第三自由铁磁层，所述第三自由铁磁层的最上表面近似与所述第二耦合层的最上表面共面；
在所述第二耦合层以及所述第二和第三自由铁磁层的最上表面上形成非磁性层；以及
形成写入柱和读取柱，每个柱均形成在所述非磁性层上方，并且包括形成在固定铁磁层上方的反铁磁层。
19.根据权利要求18所述的方法，其中形成所述非磁性层包括形成隧道氧化层，所述方法还包括：
形成设置在所述固定铁磁层上方的反铁磁层。
20.根据权利要求19所述的方法，其中形成所述第一、第二和第三自由铁磁层形成反相器。
21.根据权利要求19所述的方法，其中在所述基底的所述部分上形成所述第一自由铁磁层包括在设置在金属层上的电介质层上形成所述第一自由铁磁层。
22.根据权利要求21所述的方法，其中所述隧道氧化层直接形成在所述第二耦合层以及所述第二和第三自由铁磁层的最上表面上，并且包括氧化镁（MgO）或氧化铝（Al2O3），并且其中所述写入柱和所述读取柱中的每个均包括形成在所述反铁磁层上的铜层，还包括直接形成在所述反铁磁层与所述固定铁磁层之间的插入层，所述固定铁磁层直接形成在所述隧道氧化层上。
23.根据权利要求19所述的方法，其中所述第一与第二自由铁磁层之间的所述第一耦合层的所述部分的厚度小于约1纳米，并且其中所述第二与第三自由铁磁层之间的所述第二耦合层的所述部分的厚度小于约1纳米。
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