CN102655133A - 芯片封装件及其制造方法 - Google Patents

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马慧舒
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Abstract

本发明提供一种芯片封装件及其制造方法。所述芯片封装件包括:支撑模,由包封材料形成,并包括芯片设置区域和围绕芯片设置区域的引脚单元设置区域;粘结层,设置在芯片设置区域和引脚单元设置区域上;芯片,通过粘结层粘结到芯片设置区域;多个引脚单元,通过粘结层粘结到引脚单元设置区域,所述多个引脚单元与芯片的输入输出端电连接;覆盖模,由包封材料形成,并结合到支撑模,从而支撑模和覆盖模一起包封芯片。在根据实施例的芯片封装件及其制造方法中,可以省略传统的引线框架中的芯片座,从而可以简化制造工艺、节约制造成本。

Description

芯片封装件及其制造方法
技术领域
本发明涉及芯片封装领域,更具体地讲,本发明涉及一种芯片封装件及其制造方法。
背景技术
传统的四面扁平封装件(QFP)包括引线框架、芯片以及包封引线框架和芯片的包封材料层。图1是示出传统的QFP的剖视图。如图1中所示,引线框架1包括引脚2和芯片座3。芯片4设置在芯片座3上,并通过键合引线5电连接到引脚2。包封材料层6包封芯片4和键合引线5,以保护芯片4和键合引线5不会因外部的冲击、湿气等而损坏。引脚的一部分被暴露到包封材料层6的外部,从而实现芯片4与外部电路的电连接。
图2是示出用于制造传统的QFP的引线框架的金属板的平面图。如图2中所示,因为包括引脚和芯片座的引线框架的形状不规则且尺寸相对较大,所以需要选择形状和尺寸适合的金属板,并需要在制造引线框架之前进行复杂的设计,以尽可能地利用金属板的空间来形成尽可能多的引线框架。然而,需要在各个引线框架之间形成压力释放孔,导致了金属板的浪费。并且引线框架的不规则的形状和相对较大的尺寸仍然导致了金属板的浪费,因此传统的QFP制造成本较高。
发明内容
实施例的目的在于克服在现有技术中的上述和其他缺点。为此,实施例提供一种省略了传统的引线框架中的芯片座的芯片封装件及其制造方法,从而可以简化制造工艺、节约制造成本。
根据实施例,提供了一种芯片封装件,所述芯片封装件包括:支撑模,由包封材料形成,并包括芯片设置区域和围绕芯片设置区域的引脚单元设置区域;粘结层,设置在芯片设置区域和引脚单元设置区域上;芯片,通过粘结层粘结到芯片设置区域;多个引脚单元,通过粘结层粘结到引脚单元设置区域,所述多个引脚单元与芯片的输入输出端电连接;覆盖模,由包封材料形成,并结合到支撑模,从而支撑模和覆盖模一起包封芯片。
每个引脚单元包括:内部引脚,位于引脚单元设置区域中,内部引脚通过引线键合电连接到芯片的输入输出端,并被覆盖模和支撑模包封;外部引脚,与内部引脚一体地形成,并被暴露到所述芯片封装件外部。
根据实施例,提供了一种制造芯片封装件方法,所述方法包括如下步骤:由包封材料形成包括芯片设置区域和围绕芯片设置区域的引脚单元设置区域的支撑模;在芯片设置区域和引脚单元设置区域上设置粘结层;通过粘结层将芯片粘结到芯片设置区域,并通过粘结层将多个引脚单元粘结到引脚单元设置区域;将芯片的输入输出端电连接到所述多个引脚单元;由包封材料形成结合到支撑模的覆盖模,从而支撑模和覆盖模一起包封芯片。
所述多个引脚单元包括:内部引脚,位于引脚单元设置区域中,内部引脚通过引线键合电连接到芯片的输入输出端,并被覆盖模和支撑模包封;外部引脚,与内部引脚一体地形成,并被暴露到所述芯片封装件外部。
所述方法还包括:通过冲压工艺由单个金属板制造所述多个引脚单元;将制造出的所述多个引脚单元附着到高温纸;通过粘结层将附着到高温纸的所述多个引脚单元粘结到引脚单元设置区域;将高温纸从粘结到引脚单元设置区域的所述多个引脚单元剥离。高温纸的可以承受温度至少为120℃。
在高温纸上形成有附着图案和定位标记,将制造出的所述多个引脚单元附着到高温纸的步骤包括将制造出的所述多个引脚单元按照与附着图案对准的方式附着到高温纸,通过粘结层将附着到高温纸的所述多个引脚单元粘结到引脚单元设置区域的步骤包括基于定位标记将附着到高温纸的所述多个引脚单元与引脚单元设置区域对准。
在根据实施例的芯片封装件及其制造方法中,可以省略传统的引线框架中的芯片座,从而可以简化制造工艺、节约制造成本。
附图说明
图1是示出传统的QFP的剖视图;
图2是示出用于制造传统的QFP的引线框架的金属板的平面图;
图3是示出根据实施例的芯片封装件的剖视图;
图4是示出根据实施例的用于制造芯片封装件的引脚单元的金属板的平面图;
图5A至图5F是示出根据实施例的制造芯片封装件的方法的剖视图;
图6是示出根据实施例的在制造芯片封装件的过程中使用的高温纸的平面图。
具体实施方式
下文中,将参照附图来详细描述实施例。然而,实施例可以以许多不同的形式来实施,且不应该限于这里阐述的示例。相反,提供这些示例使得本公开将是彻底并完整的,并将实施例的范围充分地传达给本领域技术人员。为了清楚起见,在附图中夸大了层和区域的尺寸和相对尺寸。在附图中,相同的标号始终表示相同的元件。
图3是示出根据实施例的芯片封装件的剖视图。如图3中所示,根据实施例的芯片封装件包括支撑模11、粘结层12、芯片13、多个引脚单元14、覆盖层模15。
支撑模11可以由包封材料形成。支撑模11可以包括芯片设置区域和围绕芯片设置区域的引脚单元设置区域。粘结层12设置在芯片设置区域和引脚单元设置区域上。粘结层12可以具有优良的导热性能,以对安装在粘结层12上的芯片13进行散热。粘结层12可以包含例如DAF材料,DAF材料是一种高分子聚合物材料,这一材料的弹性模量低,抗热性能好,工程性能较好,被广泛应用于封装产品中。芯片13通过粘结层12粘结到芯片设置区域,多个引脚单元14通过粘结层13粘结到引脚单元设置区域。例如,四个引脚单元14通过粘结层13粘结到引脚单元设置区域并围绕芯片13。引脚单元14电连接到芯片的输入输出端。覆盖模15可以由包封材料形成。覆盖模15可以结合到支撑模11。因此,支撑模11和覆盖模15可以一起包封芯片13。
引脚单元14可以包括内部引脚14a和外部引脚14b。内部引脚14a位于引脚单元设置区域中。内部引脚14a可以例如通过引线键合而被键合引线16电连接到芯片的输入输出端。内部引脚14a(以及键合引线16)可以被覆盖模和支撑模包封。外部引脚14b与内部引脚14a一体地形成。外部引脚14b被暴露到芯片封装件外部,即,没有被支撑模11和覆盖模15所包封。
在上述的芯片封装件中,不包括传统的芯片封装件的芯片座,芯片12直接设置在支撑模上,且各个引脚单元14彼此独立。因此,在制造引脚单元14时可以因省略了芯片座而节约金属板的设计空间,从而降低了芯片封装件的制造成本,这将在后面进行详细地描述。
图4是示出根据实施例的用于制造芯片封装件的引脚单元的金属板的平面图。为了制造根据实施例的用于制造芯片封装件的引脚单元,可以在单个金属板简单地设计多个引脚单元的形成区域。通常,包括在一个芯片封装件中的四个引脚单元可以具有相同的形状。因此,可以相对简单地在单个金属板上设计多个具有相同形状的引脚单元的形成区域,并节约了设计空间,减少了金属板的浪费。因为根据实施例的芯片封装件不需要传统的芯片座,引脚单元彼此独立地形成且尺寸远小于包括芯片座和引脚的传统的引线框架,所以可以更为容易且合理地设计引脚单元的形成区域,并且可以省略压力释放孔。因此,与传统的引线框架相比,可以以尺寸相同的金属板形成用于更多个芯片封装件的引脚单元,从而降低了芯片封装件的制造成本。
下面将参照图5A至图5F来详细描述根据实施例的制造芯片封装件的方法。图5A至图5F是示出根据实施例的制造芯片封装件的方法的剖视图。
首先,形成支撑模11,如图5A中所示。可以采用包封材料通过注入成型来形成支撑模11。支撑模11可以包括芯片设置区域和围绕芯片设置区域的引脚单元设置区域。然后,可以在芯片设置区域和引脚单元设置区域上设置粘结层12。
如图5B和图5C中所示,可以通过粘结层12将多个引脚单元14粘结到引脚单元设置区域,并可以通过粘结层12将芯片13粘结到芯片设置区域。引脚单元14可以包括内部引脚14a和外部引脚14b。内部引脚14a可以位于引脚单元设置区域中,并被支撑模11和将在后面形成覆盖模15包封。外部引脚14b可以与内部引脚14a一体地形成,并被暴露到所述芯片封装件外部,即,没有被支撑模11和将在后面形成覆盖模15包封。
在一个示例中,可以通过冲压工艺由单个金属板制造来多个引脚单元14。然后,可以将制造出的引脚单元14附着到高温纸17。高温纸17的可以承受温度至少为约120℃。高温纸17可以具有快速粘贴、容易剥离、易撕断、不残胶等特性。接下来,可以通过粘结层12将附着到高温纸17的引脚单元14粘结到引脚单元设置区域,之后可以将高温纸17从粘结到引脚单元设置区域的引脚单元14剥离。
图6是示出根据实施例的在制造芯片封装件的过程中使用的高温纸的平面图。如图6中所示,高温纸17上可以形成有附着图案17a和定位标记17b。引脚单元14可以按照与附着图案17a对准的方式附着到高温纸。附着到高温纸的引脚单元14可以基于定位标记17b而将与引脚单元设置区域对准,从而准确地通过粘结层12而被粘结到引脚单元设置区域。高温纸17上可以形成有与多个芯片封装件对应的多个附着图案17a和定位标记17b,从而可以为多个芯片封装件一次性拾取并安装多个引脚单元14。
然后,如图5D中所示,可以通过引线键合将内部引脚14a经键合引线16电连接到芯片13的输入输出端。
最后,可以形成覆盖模15。覆盖模15可以结合到支撑模,从而与支撑模一起包封芯片13。可以由与形成支撑模所使用的材料和方法相同的材料和方法来形成覆盖模15。例如,可以使用与基于印刷电路板的封装件的包封材料层形成方法相同的方法来形成覆盖膜15和/或支撑模11。
如此,完成了根据实施例的芯片封装件的制造。
可选择地,可以根据设计需要对暴露到芯片封装件外部的外部引脚执行修整成型(trim form)工艺,如图5F中所示,以形成适用于各种安装环境的芯片封装件。
在根据实施例的芯片封装件及其制造方法中,可以省略传统的引线框架中的芯片座,从而可以简化制造工艺、节约制造成本。
虽然已经示出并描述了实施例的示例,但是本领域技术人员应该理解的是,实施例不限于此,在不脱离如权利要求的精神和范围的情况下,可以对实施例进行各种修改。

Claims (6)

1.一种芯片封装件,其特征在于,所述芯片封装件包括:
支撑模,由包封材料形成,并包括芯片设置区域和围绕芯片设置区域的引脚单元设置区域;
粘结层,设置在芯片设置区域和引脚单元设置区域上;
芯片,通过粘结层粘结到芯片设置区域;
多个引脚单元,通过粘结层粘结到引脚单元设置区域,所述多个引脚单元与芯片的输入输出端电连接;
覆盖模,由包封材料形成,并结合到支撑模,从而支撑模和覆盖模一起包封芯片。
2.如权利要求1所述的芯片封装件,其特征在于,每个引脚单元包括:
内部引脚,位于引脚单元设置区域中,内部引脚通过引线键合电连接到芯片的输入输出端,并被覆盖模和支撑模包封;
外部引脚,与内部引脚一体地形成,并被暴露到所述芯片封装件外部。
3.一种制造芯片封装件方法,其特征在于,所述方法包括如下步骤:
由包封材料形成包括芯片设置区域和围绕芯片设置区域的引脚单元设置区域的支撑模;
在芯片设置区域和引脚单元设置区域上设置粘结层;
通过粘结层将芯片粘结到芯片设置区域,并通过粘结层将多个引脚单元粘结到引脚单元设置区域;
将芯片的输入输出端电连接到所述多个引脚单元;
由包封材料形成结合到支撑模的覆盖模,从而支撑模和覆盖模一起包封芯片。
4.如权利要求3所述的方法,其特征在于,所述多个引脚单元包括:
内部引脚,位于引脚单元设置区域中,内部引脚通过引线键合电连接到芯片的输入输出端,并被覆盖模和支撑模包封;
外部引脚,与内部引脚一体地形成,并被暴露到所述芯片封装件外部。
5.如权利要求4所述的方法,其特征在于,所述方法还包括:
通过冲压工艺由单个金属板制造所述多个引脚单元;
将制造出的所述多个引脚单元附着到高温纸;
通过粘结层将附着到高温纸的所述多个引脚单元粘结到引脚单元设置区域;
将高温纸从粘结到引脚单元设置区域的所述多个引脚单元剥离,
其中,高温纸的可以承受温度至少为120℃。
6.如权利要求5所述的方法,其特征在于,在高温纸上形成有附着图案和定位标记,
将制造出的所述多个引脚单元附着到高温纸的步骤包括将制造出的所述多个引脚单元按照与附着图案对准的方式附着到高温纸,
通过粘结层将附着到高温纸的所述多个引脚单元粘结到引脚单元设置区域的步骤包括基于定位标记将附着到高温纸的所述多个引脚单元与引脚单元设置区域对准。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63175457A (ja) * 1987-01-16 1988-07-19 Hitachi Ltd 半導体装置
KR20020042957A (ko) * 2000-12-01 2002-06-08 윤종용 솔더 볼 부착 홈이 형성된 리드 프레임을 포함하는 반도체패키지 및 그를 이용한 적층 패키지
CN101609819A (zh) * 2008-06-20 2009-12-23 力成科技股份有限公司 导线架芯片封装结构及其制造方法
US20100133349A1 (en) * 2008-12-01 2010-06-03 Nec Electronics Corporation Semiconductor package, method of manufacturing semiconductor package, electronic component, and method of manufacturing electronic component

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63175457A (ja) * 1987-01-16 1988-07-19 Hitachi Ltd 半導体装置
KR20020042957A (ko) * 2000-12-01 2002-06-08 윤종용 솔더 볼 부착 홈이 형성된 리드 프레임을 포함하는 반도체패키지 및 그를 이용한 적층 패키지
CN101609819A (zh) * 2008-06-20 2009-12-23 力成科技股份有限公司 导线架芯片封装结构及其制造方法
US20100133349A1 (en) * 2008-12-01 2010-06-03 Nec Electronics Corporation Semiconductor package, method of manufacturing semiconductor package, electronic component, and method of manufacturing electronic component

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