CN102624395A - 一种冗余控制的全差分数模转换器 - Google Patents
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Abstract
本发明公开了一种冗余控制的全差分数模转换器，包括多级逻辑控制模块，多级逻辑控制模块的最后一级控制模块将信号输出给输出控制模块，输出控制模块向电流舵结构的数模转换器输出信号，控制电流舵结构的数模转换器向正输出端输出电流或者向负输出端输出电流。本发明结构合理，使DAC在消除适配误差的基础上得到全差分的输出信号。另外，本发明的冗余控制电路，配合数字逻辑控制，可以有效地消除输出信号毛刺，使得DAC可以应用在高频。
Description
技术领域
本发明涉及一种冗余控制的全差分数模转换器。
背景技术
DAC(数模转换器)在芯片中完成数字输入到模拟输出的转换。在普通的DAC里，由于单位元器件(例如电流源，电阻，电容等)在生产过程中的差异，造成了DAC输入的数字码和输出的模拟信号之间的非线性。为了减小单位元器件之间的差异，通常需要通过增大元器件面积的形式来实现。但是在集成电路不断向高集成度发展的今天，使用过大的元器件面积往往不是很现实。
为了解决上述问题，最近几年出现了一种DEM(Dynamic ElementMatching)的技术。这种技术通过随机地选取单位元器件来产生输出信号，从而使单位元器件不匹配所引起的误差转换成白噪声。这种技术总体来说是利用数字的逻辑控制，来实现消除模拟器件之间的不匹配。由于集成电路工艺尺寸越来越小，作为DEM的数字模块将占用越来越小的面积。而通过DEM技术，降低了对DAC中模拟模块之间匹配度的要求，也同样可以在不影响输出精度的情况下缩小模拟模块的面积。从而实现芯片的高集成度。
但现在存在的DEM DAC电路，为了使元器件失配造成的误差转化为随机噪声，加入了部分冗余，但这部分冗余是的DAC的正负两端输出电平不对称，无法实现全差分输出。这样不仅使DAC的输出幅度减半，而且使电路容易受到共模噪声的干扰。
发明内容
本发明的目的在于提供一种结构合理，使DAC在消除失培误差的基础上得到全差分输出信号的冗余控制的全差分数模转换器。
本发明的技术解决方案是：
一种冗余控制的全差分数模转换器，其特征是：包括多级逻辑控制模块，多级逻辑控制模块的最后一级控制模块将信号输出给输出控制模块，输出控制模块向电流舵结构的数模转换器输出信号，控制电流舵结构的数模转换器向正输出端输出电流或者向负输出端输出电流。
逻辑控制模块包括向两个下一级逻辑控制模块输出信号的第一类逻辑控制模块、同时向二个下一级逻辑控制模块或二个下一级电流舵结构的数模转换器输出信号的第二类逻辑控制模块及向三个下一级电流舵结构的数模转换器输出信号的第三类逻辑控制模块。
第一类逻辑控制模块包括一个接收输入控制端信号xk，1[n]和一个控制信号1+Sk，1[n]的加法器，加法器与一个向下一级输出信号的乘法器连接，当输入控制端信号为偶数时，控制信号的Sk，1[n]随机地取1或者-1，而当输入控制端信号为奇数时，控制信号的Sk，1[n]取0，这样得到的输出作为下一级的输入；第二类逻辑控制模块包括二个并联的加法器，二个加法器分别与一个向下一级输出信号的乘法器连接，二个加法器均同时接收一个接收输入控制端信号xk，r[n]和一个控制信号Sk，r[n]，当输入控制端信号为奇数时，控制信号Sk，r[n]随机地取1或者-1，而当控制端信号为偶数时，控制信号Sk，r[n]取0，这样得到的输出作为下一级的输入；第三类辑控制模块包括二个并联的加法器，二个加法器分别与一个乘法器连接，二个加法器均同时接收一个接收输入控制端信号x1，r[n]和一个控制信号S1，r[n]，当输入控制端信号为奇数时，控制信号S1，r[n]随机地取1或者-1，而当控制端信号为偶数时，控制信号S1，r[n]取0，二个乘法器向多路选择器输入信号y1、y3，多路选择器另有一个恒为1的输入信号y2，多路选择器还接收二个控制信号b1、b2的输入，多路选择器输出三路信号z1、z2、z3，其中控制信号b1和b2的值是通过一个状态机在00、01和10三个状态间循环。
本发明结构合理，使DAC在消除适配误差的基础上得到全差分的输出信号。另外，本发明的冗余控制电路，配合数字逻辑控制，可以有效地消除输出信号毛刺，使得DAC可以应用在高频。
本发明的创新点主要体现在以下几个方面：
1)在不改变控制电路主架构的情况下，可以通过改变逻辑控制，使电路工作在消除失配模式或者消除毛刺模式。
2)在消除失配模式下，不仅能有效地消除器件失配带来的误差，通过额外增加了输出电流源的冗余度，可以实现了全差分输出。
3)在消除毛刺模式下，利用控制模块加入的额外的冗余度，可以使输入信号变化时，输出控制逻辑的开关变化数目最小化，从而实现消除毛刺的功能。
附图说明
下面结合附图和实施例对本发明作进一步说明。
图1是本发明一个实施例的数字逻辑控制原理图。
图2是第一类逻辑控制模块的结构示意图。
图3是第二类逻辑控制模块的结构示意图。
图4是第三类逻辑控制模块的结构示意图。
图5是受c(1)～c(24)控制的电流舵DAC结构示意图。
具体实施方式
下面以一个8bit的DAC为例，结合电路的原理图对本次发明提出的工作在默认模式，即消除失配模式下的高速、全差分、高线性度的DAC技术做一个详细的叙述。
本发明的数字控制逻辑原理图图1所示；图中，Sr，k是逻辑控制模块，具体结构和功能下面将做详细的说明。c(1)～c(24)是输出控制模块，他们通过输出1或者0，控制电流舵DAC向正输出端输出电流或者向负输出端输出电流(电流舵DAC的结构及功能详见图5)。其中，c(1)～c(3)控制的电流舵权重为1，c(4)～c(6)控制的电流舵权重为2，c(7)～c(9)控制的电流舵权重为4，c(10)～c(12)控制的电流舵权重为8，c(13)～c(15)控制的电流舵权重为16，c(16)～c(24)控制的电流舵权重为32。逻辑控制模块按照结构和功能可以分为以下三类：
其中，逻辑控制模块S8，1、S7，1、S6，1、S5，1、S4，1采用图2中的逻辑结构来实现。当输入控制端信号为偶数时，图2中的Sk，1[n]随机地取1或者-1，而当控制端信号为奇数时，图2中的Sk，1[n]取0。这样得到的输出作为下一级的输入。
逻辑控制模块S3，1、S2，1、S2，2、S1，7、S1，8、S1，9采用图3中的逻辑结构来实现。当输入控制端信号为奇数时，图中的Sk，r[n]随机地取1或者-1，而当控制端信号为偶数时，下图中的Sk，r[n]取0。这样得到的输出作为下一级的输入。
最后，逻辑控制模块S1，1、S1，2、S1，3、S1，4、S1，5、S1，6采用了图4中所示的结构。和图3中的结构比较类似，当输入控制端信号为奇数时，图中的S1，r[n]随机地取1或者-1，而当控制端信号为偶数时，图4中的S1，r[n]取0。和图3中结构不同的是，图4中的结构有3个输出端z1、z2、z3。在这三个输出中，有一个输出恒为“1”，这个恒定的输出通过控制电流舵DAC，使相应的电流流向DAC的正向输出端，以弥补DEM算法中造成的正负端输出不对称，从而实现全差分输出。图中的y1和y3的2个由输入信号x1，r[n]和控制信号S1，r[n]共同决定，而y2恒为“1”。y1、y2、y3通过MUX与z1、z2、z3相连。具体的连接方式受b1和b2控制。具体的控制逻辑如下表1所示。其中b1和b2的值是通过一个状态机在00、01和10三个状态间循环。
表1：z1、z2、z3与y1、y2、y3的连接关系
| b1 | b2 | z1 | z2 | z3 |
| 0 | 0 | y1 | y2 | y3 |
| 0 | 1 | y2 | y1 | y3 |
| 1 | 0 | y1 | y3 | y2 |
在这些控制逻辑的共同作用下，就可以把由于输出电流舵DAC之间的失配和引起的误差转化为随机噪声，提高DAC的线性度。另外，由于加入了额外的冗余度——即图4中的恒定的“1”，可以保证DAC的正、负输出端的共模电平为一个定值，从而保证DAC的输出为全差分。而传统文献中的结构由于未加类似的冗余，正、负输出信号的共模电平随着输出信号变化，无法直接实现全差分输出。另外输出模拟端采用了电流舵DAC的结构，可以实现高速。
之前叙述的模式是默认模式，称为消除失配模式，在这个模式下，通过逻辑控制，可以在消除模拟器件的失配的基础上实现全差分输出。不仅如此，本发明中的冗余控制DAC还有另外一个工作模式即消除毛刺模式。下面对这个模式做一个简要的说明。
由于在输出控制端加入了冗余，所以当DAC输入信号为某值A时，DEM的输出控制模块可以有很多种取值方式；当DAC输入信号为某值B时，DEM的输出控制模块也有很多种取值方式。那个输入信号从A切换到B时，要变化一定数目的开关，在这些变化方式中，有一种使的c(1)～c(24)变化数目最小的方式，通过这种变化的方式，就能实现毛刺的最小化。因为输出信号的毛刺是通过电流舵DAC开关的时钟馈通和电荷注入的非理想性造成的。减小了开关切换的数目就自然减小了输出信号的毛刺。
在图1所示的DAC逻辑架构中，逻辑控制模块S1，1、S1，2、S1，3、S1，4、S1，5的输出控制信号权重分别为1、2、4、8、16；S1，2、S1，3、S1，4、S1，5的输出控制信号权重均为32。所以毛刺主要会出现在S1，1、S1，2、S1，3、S1，4、S1，5的输出控制信号发生变化时。在如前所述的消除失配模式下，S1，1的输出控制信号c(1)、c(2)、c(3)中有一个恒为“1”，仅用来平衡共模电平，而另外两个输出代表实际的输出值。但如果稍稍改变逻辑控制，使得c(1)、c(2)、c(3)均可以任意的取“1”或取“0”，那么它所控制的输出将会有新的涵义。当c(1)、c(2)、c(3)均为“0”时，代表是输出权重为“-ki”，当c(1)、c(2)、c(3)有一个为“1”时，代表输出权重为“0”，当c(1)、c(2)、c(3)有两个为“1”时，代表输出权重为“ki”“，当c(1)、c(2)、c(3)有三个为“1”时，代表输出权重为“2ki”“，其中“ki”“是c(i)对应的电流舵DAC的权重。举例如下(为简单起见，认为S1，1～S1，5的三个输出控制端没有区别)：
当DAC输入信号为2时，对应的输出控制端c(1)～c(15)的取值如下表2所示：
| c(1) | c(2) | c(3) | c(4) | c(5) | c(6) | c(7) | c(8) | c(9) | c(10) | c(11) | c(12) | c(13) | c(14) | c(15) |
| 1 | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 0 | 0 | 1 | 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 |
表2：DAC输入为2时输出端可能的取值情况
当DAC输入信号为5时，对应的输出控制端c(1)～c(15)的取值如下表3所示：
| c(1) | c(2) | c(3) | c(4) | c(5) | c(6) | c(7) | c(8) | c(9) | c(10) | c(11) | c(12) | c(13) | c(14) | c(15) |
| 1 | 1 | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 1 | 0 | 0 | 1 | 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 |
表3：DAC输入为5时输出端可能的取值情况
那么输入信号在2和5之间变化时，可以通过查表的方法，对表2中的c(1)～c(15)的值和表3中的c(1)～c(15)的值取异或，得到的15维数组中“1”的数目最小的情况，即我们所需要的最小切换，那么就可以通过数字逻辑的控制，在实际的应用中完成这种切换，以实现输出电流舵DAC开关变化数目最小化。
本发明所提出的电路结构，通过数字逻辑对输出模拟器件的选择，可以把单位元件之间的失配转化为随机噪声，降低了模拟器件匹配的要求，所以可以有效地减小芯片面积，同时随着面积的减小，寄生参数也减小了，可以使电路工作在更高的频率。另外，本发明的结构可以实现全差分的输出，这样不仅可以有效地抑制共模噪声，还能有效地提高输出信号的信噪比。在模拟的输出端，采用了电流舵结构的DAC，能够适应高频工作。因此，本发明所提出的DAC结构，可以满足高速高精度的应用，具有很强的实用性。另外本发明所提出的电路结构，有两个个工作模式，即消除失配模式和消除毛刺模式。在这两个模式之间切换时，只需要改变其中数字控制逻辑，而不需要对DEM逻辑的架构进行改变，应用起来十分灵活。
Claims (3)
1.一种冗余控制的全差分数模转换器，其特征是：包括多级逻辑控制模块，多级逻辑控制模块的最后一级控制模块将信号输出给输出控制模块，输出控制模块向电流舵结构的数模转换器输出信号，控制电流舵结构的数模转换器向正输出端输出电流或者向负输出端输出电流。
2.根据权利要求1所述的冗余控制的全差分数模转换器，其特征是：逻辑控制模块包括向两个下一级逻辑控制模块输出信号的第一类逻辑控制模块、同时向二个下一级逻辑控制模块或二个下一级电流舵结构的数模转换器输出信号的第二类逻辑控制模块及向三个下一级电流舵结构的数模转换器输出信号的第三类逻辑控制模块。
3.根据权利要求2所述的冗余控制的全差分数模转换器，其特征是：第一类逻辑控制模块包括一个接收输入控制端信号xk，1[n]和一个控制信号1+Sk，1[n]的加法器，加法器与一个向下一级输出信号的乘法器连接，当输入控制端信号为偶数时，控制信号的Sk，1[n]随机地取1或者-1，而当输入控制端信号为奇数时，控制信号的Sk，1[n]取0，这样得到的输出作为下一级的输入；第二类逻辑控制模块包括二个并联的加法器，二个加法器分别与一个向下一级输出信号的乘法器连接，二个加法器均同时接收一个接收输入控制端信号xk，r[n]和一个控制信号Sk，r[n]，当输入控制端信号为奇数时，控制信号Sk，r[n]随机地取1或者-1，而当控制端信号为偶数时，控制信号Sk，r[n]取0，这样得到的输出作为下一级的输入；第三类辑控制模块包括二个并联的加法器，二个加法器分别与一个乘法器连接，二个加法器均同时接收一个接收输入控制端信号x1，r[n]和一个控制信号S1，r[n]，当输入控制端信号为奇数时，控制信号S1，r[n]随机地取1或者-1，而当控制端信号为偶数时，控制信号S1，r[n]取0，二个乘法器向多路选择器输入信号y1、y3，多路选择器另有一个恒为1的输入信号y2，多路选择器还接收二个控制信号b1、b2的输入，多路选择器输出三路信号z1、z2、z3，其中控制信号b1和b2的值是通过一个状态机在00、01和10三个状态间循环。
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