CN102571105A - 一种逼近信道容量的码率可变ldpc码的编码方法 - Google Patents

Abstract

本发明公开了一种逼近信道容量的码率可变LDPC码的编码方法，主要解决现有级联Zigzag码因优化空间受限而导致性能优化困难的问题。其实现步骤是：首先，优化预编码参数γ；接着，将信息比特分组分为两个子分组，其中一个子分组经过累加器进行编码，将编码结果和另一个子分组合并作为预编码器的输出；然后，将预编码器的输出送入级联Zigzag码编码器进行编码，得到校验比特分组；最后，将信息比特分组和校验比特分组合并形成码字。由该方法得到的LDPC码称为预编码级联Zigzag码，该码能够方便地实现性能优化，且支持多种码率。密度进化计算和计算机仿真结果表明，预编码级联Zigzag码的译码门限逼近Shannon限，并且在不同码率和码长时都具有优异的性能。

Description

一种逼近信道容量的码率可变LDPC码的编码方法

技术领域

本发明属于数字通信技术领域，涉及信道编码技术，具体地说是一种性能逼近信道容量的码率可变LDPC码的编码方法。该编码方法产生的信道码可作为前向纠错编码技术应用于无线移动通信等信道条件时变的通信场合。

背景技术

在无线移动通信系统中，信道编码技术是实现可靠通信的关键技术之一。由于用户移动和周围环境的变化，无线移动通信系统的信道条件是时变的。为了在这种时变通信场景下获得较高的系统吞吐量，一般要求系统能够灵活的改变信道编码的码率以适应信道的时变特性。因此，码率可变码在无线移动通信中具有良好的应用前景。

以Turbo码和低密度奇偶校验LDPC码为代表的迭代可译码或者称为图码，是当今信道编码领域的研究热点之一。Turbo码是以卷积码为分量码通过交织器连接成的并行级联码，它的优化可以通过选择不同的分量码来实现。因此，Turbo码的优化空间较小，其性能离Shannon限仍有一定差距。比如Berrou等人于1993年国际通信会议上提出的1/2码率Turbo码离Shannon限仍有0.5dB的差距。LDPC码是以非规则重复码为内码，单校验码为外码的串行级联码。由于重复码和单校验码的度数可选范围很大，LDPC码的优化空间很大，其性能可以非常逼近Shannon限。比如Chung等人于2001年2月在IEEE Communications Letters上发表的论文“On the design of low-density parity-check codes within 0.0045dB ofthe Shannon limit”中，设计了一个1/2码率的LDPC码，离Shannon限仅有0.04dB。

目前，已经有一些通信标准采纳了Turbo码和LDPC码作为可选信道编码方案，并且支持多种码率。在CDMA2000标准中，Turbo码使用两个8状态递归卷积码作为分量码，并且通过不同的删余模式实现1/2，1/3和1/4三种码率。在802.16e标准中使用了基于循环置换矩阵构造的LDPC码。由于各个码率下LDPC码的校验矩阵差异较大，为了支持多种码率，需要记录多个基础矩阵，从而增加了系统开销。此外，Turbo码译码采用复杂度较高的MAP算法，而LDPC码的译码采用低复杂度的和积算法。

综上所述，码率可变Turbo码和码率可变LDPC码各有优缺点：码率可变Turbo码性能一般，编码器实现简单，译码复杂度较高；码率可变LDPC码性能优异，编码器实现相对复杂，译码复杂度低。

2001年2月，Li Ping等人于在IEEE Transaction on Information Theory上发表的论文“Zigzag codes and concatenated zigzag codes”中，提出了一种称为级联Zigzag码的新型迭代可译码。该类码综合了Turbo码的低编码复杂度和LDPC码的低译码复杂度的特点。级联Zigzag码是一种以Zigzag码为分量码通过交织器并行连接而成的并行级联码。具体说，参数为(I，J，K)的级联Zigzag码的编码步骤如下：长度为IJ的信息比特分组m送入K条编码分支，每条分支由交织器和Zigzag码编码器构成；对于第i条编码分支(i＝1，2，...，K)，将经过交织之后的信息比特分组送入累加器(即两状态递归卷积码)得到长为IJ比特分组，采用长度为J的删余模式(00...0x)，即删余模式中前J-1个0表示删掉前J-1个比特，而最后一个x表示保留最后一个比特，对这IJ个比特进行删余操作，得到长度为I的校验分组p_i；最后，通过复用形成码字c＝(m，p₁，p₂，...，p_K)。由上述编码方法可知，类似于Turbo码，级联Zigzag码可以通过改变删余模式灵活的改变码率。然而，由于级联Zigzag码结构的规则性，无法像非规则LDPC码一样优化设计，其性能离Shannon限仍有一定差距，特别是在中等码率时其译码门限离Shannon限存在较大差距。

发明内容

本发明的目的在于针对级联Zigzag码因优化空间受限而性能优化困难这一问题，利用预编码技术，提出一种逼近信道容量的码率可变LDPC码编码方法，以实现对级联Zigzag码的优化设计。

实现本发明目的的技术方案是：以预编码为外码，级联Zigzag码为内码形成串行级联码；预编码技术的引入为级联Zigzag码提供了新的优化自由度，用以实现级联Zigzag码的优化设计，其具体步骤包括如下：

(1)优化预编码器中参数γ的取值；

(2)将信息比特分组m送入预编码器进行编码：

(2a)将长度为N的信息比特分组m进行串并转换，传送到两条支路上：在第一条支路上，抽取m中的γN个比特，形成部分信息比特分组m₁，并将m₁送入累加器编码得到第一支路比特分组u₁；在第二条支路上，将m中的剩余(1-γ)N个比特组成第二支路比特分组m₂，对m₂不进行任何操作；

(2b)将第一支路比特分组u₁和第二支路比特分组m₂送入并串转换器进行合并，得到长度为N的预编码比特分组u＝(u₁，m₂)，即u的前γN个比特为u₁，而后(1-γ)N个比特为m₂；

(3)将预编码比特分组u送入K个Zigzag编码器分支，并在第j个Zigzag编码器分支上对u进行编码，得到第j路校验比特分组p_j，j＝1，2，...，K；

(4)将信息比特分组m与校验比特分组p₁，p₂，...，p_K合并，形成码字c＝(m，p₁，p₂，...，p_K)。

上述预编码级联Zigzag码的编码方法，其特征在于：步骤(3)所述的在第j个Zigzag编码器分支上对预编码比特分组u进行编码，按如下步骤进行：

(3a)将预编码比特分组u送入交织器∏_j，得到交织后的第j路交织比特分组∏_j(u)，j＝1，2，...，K，K为Zigzag编码器的数目；

(3b)将第j路交织比特分组∏_j(u)送入Zigzag编码器进行编码：

首先，将∏_j(u)送入累加器进行编码，得到N个比特；

然后，对所得N个比特采用长度为J的删余模式(00...0x)进行删余处理，即每J个比特中删除前J-1个比特并保留最后一个比特，得到长度为I的第j路校验比特比特分组p_j。

上述预编码级联Zigzag码的编码方法，其特征在于：所述步骤(1)中预编码器的优化参数γ，其取值按如下步骤进行优化：

首先，以0.01为步长，将γ从0逐步增加到1，得到的101个取值，即{0，0.01，0.02，...，0.99，1.00}；

其次，对每一个γ取值，根据密度进化算法，计算得到该γ取值下的译码门限；

然后，在所得到的101个译码门限中，找到数值最小的译码门限，将与该译码门限对应的γ取值作为临时优化结果。

最后，将临时优化结果赋值给γ，微调γ的取值使γN的取值为离γN最近的正整数，微调后γ的取值作为γ最后的优化结果。

采用本发明提供的编码方法得到的预编码级联Zigzag码具有以下特点：

第一，能够方便地实现码的性能优化，并且优化后码的性能可以逼近Shannon限。

表1给出了预编码级联Zigzag码的译码门限。由表1可知，优化设计的预编码级联Zigzag其性能逼近Shannon限。此外，在码率范围[0.5，20/21]内，预编码级联Zigzag码的译码门限离Shannon限均不超过0.25dB。

第二，编译码复杂度低。由于预编码级联Zigzag码只涉及两状态卷积码、交织器和删余模块，所以其编译码复杂度都很低。

第三，码率变化灵活。本发明只需要通过改变参数γ和删余模式就可以实现多种码率。

第四，码长变化灵活。本发明只需要通过改变交织器长度就可以方便实现多种码长。

表1.级联Zigzag码和预编码级联Zigzag码的译码门限。

J	码率	γ	SNR1	SNR2	SNR3	SNR2-SNR3
							3	0.5	0.75	1.14	0.33	0.19	0.14
4	4/7	0.61	1.38	0.64	0.53	0.11
							6	2/3	0.46	1.79	1.15	1.06	0.09
7	0.7	0.41	1.96	1.37	1.27	0.10
							9	0.75	0.35	2.26	1.73	1.63	0.10
12	0.8	0.3	2.62	2.17	2.05	0.12
							14	14/17	0.27	2.82	2.39	2.26	0.13
21	0.875	0.21	3.35	3.02	2.85	0.17
							24	8/9	0.2	3.52	3.22	3.03	0.19
27	0.9	0.19	3.67	3.40	3.21	0.19
							28	28/31	0.18	3.71	3.44	3.25	0.19
40	40/43	0.14	4.16	3.96	3.73	0.23
							48	48/51	0.12	4.38	4.21	3.97	0.24
60	20/21	0.1	4.64	4.51	4.26	0.25

表1中级联Zigzag码和预编码级联Zigzag码中Zigzag码的个数K均固定为3；SNR₁，SNR₂和SNR₃分别为级联Zigzag码的译码门限，预编码级联Zigzag码的译码门限和BPSK调制AWGN信道的Shannon限，并且SNR₁，SNR₂和SNR₃均为E_b/N₀(dB)形式，单位为dB。

附图说明

图1是本发明预编码级联Zigzag码的编码过程示意图；

图2是图1中的Zigzag编码器的结构框图；

图3是预编级联Zigzag码的译码门限和Shannon限比较图；

图4是预编码级联Zigzag码在长码时的仿真性能曲线；

图5是预编码级联Zigzag码在短码时的仿真性能曲线。

具体实施方式

参考图1和图2，本发明提出的预编码级联Zigzag码编码方法的具体编码步骤如下：

步骤1，优化预编码器中参数γ的取值，γ为进入预编码器第一条支路的信息比特个数与信息比特分组长度N的比值：

首先，以0.01为步长，将γ从0逐步增加到1，得到101个取值，即{0，0.01，0.02，...，0.99，1.00}；

其次，对每一个γ取值，根据密度进化算法，计算得到该γ取值下的译码门限；

然后，在所得到的101个译码门限中，找到数值最小的译码门限，将与该译码门限对应的γ取值作为临时优化结果；

最后，将临时优化结果赋值给γ，并微调γ的取值使γN的取值为离γN最近的正整数，微调后γ的取值作为γ最后的优化结果，其中N为信息比特分组长度。

上述参数γ取值的优化过程中，所述密度进化算法的具体实现可以参考Richardson和Urbanke于2001年2月发表在IEEE Transactions on InformationTheory上的论文“The capacity of low-density parity-check codes undermessage-passing decoding”。

步骤2，将长度为N的信息比特分组m送入预编码器进行编码：

(2a)将长度为N的信息比特分组m进行串并转换，传送到两条支路上：在第一条支路上，抽取m中的γN个比特，形成部分信息比特分组m₁＝(m_1，1，m_1，2，...，m_1，γN)，并将m₁送入累加器编码得到第一支路比特分组u₁＝(u_1，1，u_1，2，...，u_1，γN)，其中m_1，i和u_1，i分别为m₁和u₁的第i个比特，并且u_1，i由m_1，i按下式产生，i＝1，2，...，γN：

$u_{1,i}=\left\{\begin{array}{cc}{m}_{\mathrm{1,1}},& i=1,\\ u_{1,i-1}\⊕m_{1,i},& i=\mathrm{2,3},\·,\mathrm{\γN},\end{array}\right.$ 其中

表示模2加法运算；

在第二条支路上，将m中的剩余(1-γ)N个比特组成第二支路比特分组m₂，对m₂不进行任何操作；

(2b)将第一支路比特分组u₁和第二支路比特分组m₂送入并串转换器进行合并，得到长度为N的预编码比特分组u＝(u₁，m₂)，即u的前γN个比特为u₁，而后(1-γ)N个比特为m₂；

步骤3，将预编码比特分组u送入K个Zigzag编码器分支，在第j个Zigzag编码器分支上对预编码比特分组u编码：

(3a)将预编码比特分组u送入交织器∏_j，得到交织后的第j路交织比特分组j＝1，2，...，K，K为Zigzag编码器的数目，

是∏_j(u)的第i个比特，i＝1，2，...，N；

(3b)将第j路交织比特分组∏_j(u)送入Zigzag编码器进行编码：

首先，将∏_j(u)送入累加器进行编码，得到长度为N的临时比特分组

其中是v_j的第i个比特，并且

由按下式产生，i＝1，2，...，N：

$v_i^j=\left\{\begin{array}{cc}{u}_1^j,& i=1,\\ v_{i-1}^j\⊕u_i^j,& i=\mathrm{2,3},\·,N\end{array}\right.;$

然后，对得到的长度为N＝IJ的临时比特分组v_j采用长度为J的删余模式(00...0x)进行删余处理，删余模式前中J-1个0表示每J个比特中删除前J-1个比特，而最后的x表示每J个比特中保留最后一个比特，即将v_j分成等长的I组，每组包含J个比特，每组J个比特中删除前J-1个比特并保留最后一个比特，删余处理后，得到长度为I的第j路校验比特比特分组

步骤4，将信息比特分组m与校验比特分组p₁，p₂，...，p_K合并，形成码字c＝(m，p₁，p₂，...，p_K)，码字c的码长为I(J+K)，信息比特分组长度为N＝IJ，码率为J/(J+K)。

本发明的效果可通过以下计算与仿真进一步说明：

首先，采用密度进化算法计算用本发明方法得到的预编码级联Zigzag码的译码门限，并与级联Zigzag码的译码门限和Shannon限进行比较，比较结果见图3。在图3中，级联Zigzag码和预编码级联Zigzag码中Zigzag码的个数K均固定为3。由图3可知，预编码级联Zigzag码的性能逼近Shannon限，并且在中等码率时，预编码级联Zigzag码的译码门限较级联Zigzag码有较大改善。

其次，通过仿真考察了本发明所提编码方法得到的预编码级联Zigzag码在不同码率和码长时的性能。图4给出了预编码级联Zigzag码在长码时的仿真性能，其中预编码级联Zigzag码中Zigzag码的个数K固定为3。在图4中，仿真了4种码率，分别为0.5，2/3，0.8，和0.9，并且这4种码率对应的信息比特分组长度分别为500001，500004，500004和500013。在图4中，仿真采用的信道为BPSK调制的AWGN信道。由图4可知，仿真性能和密度进化计算所得译码门限相吻合，并且各码率下的仿真性能都非常接近相应的Shannon限。图5给出了预编码级联Zigzag码在短码时的仿真性能，其中预编码级联Zigzag码中Zigzag码的个数K固定为3。在图5中，仿真了4种码率，分别为0.5，2/3，0.8，和0.9，并且每种码率下均有4种信息比特分组长度：0.5码率时，从右到左分别各条曲线对应的信息比特分组长度分别为504，1023，2046和4095；2/3码率时，从右到左分别各条曲线对应的信息比特分组长度分别为504，1020，2046和4092；0.8码率时，从右到左分别各条曲线对应的信息比特分组长度分别为504，1020，2040和4092；0.9码率时，从右到左分别各条曲线对应的信息比特分组长度分别为513，1026，2052和4104。在图5中，仿真采用的信道为BPSK调制的AWGN信道。由图5可知，在短码长时，各种码率的预编码级联Zigzag码都具有良好的纠错性能。

Claims (3)

1.一种逼近信道容量的码率可变LDPC码的编码方法，包括如下步骤：

(1)优化预编码器中参数γ的取值；

(2)将信息比特分组m送入预编码器进行编码：

(2a)将长度为N的信息比特分组m进行串并转换，传送到两条支路上：在第一条支路上，抽取m中的γN个比特，形成部分信息比特分组m₁，并将m₁送入累加器编码得到第一支路比特分组u₁；在第二条支路上，将m中的剩余(1-γ)N个比特组成第二支路比特分组m₂，对m₂不进行任何操作；

(2b)将第一支路比特分组u₁和第二支路比特分组m₂送入并串转换器进行合并，得到长度为N的预编码比特分组u＝(u₁，m₂)，即u的前γN个比特为u₁，而后(1-γ)N个比特为m₂；

(3)将预编码比特分组u送入K个Zigzag编码器分支，并在第j个Zigzag编码器分支上对u进行编码，得到第j路校验比特分组p_j，j＝1，2，...，K；

(4)将信息比特分组m与校验比特分组p₁，p₂，...，p_K合并，形成码字c＝(m，p₁，p₂，...，p_K)。

2.根据权利要求1所述的预编码级联Zigzag码的编码方法，其特征在于：步骤(3)所述的在第j个Zigzag编码器分支上对预编码比特分组u进行编码，按如下步骤进行：

(3a)将预编码比特分组u送入交织器∏_j，得到交织后的第j路交织比特分组∏_j(u)，j＝1，2，...，K，K为Zigzag编码器的数目；

(3b)将第j路交织比特分组∏_j(u)送入Zigzag编码器进行编码：

首先，将∏_j(u)送入累加器进行编码，得到N个比特；

然后，对所得N个比特采用长度为J的删余模式(00...0x)进行删余处理，即每J个比特中删除前J-1个比特并保留最后一个比特，得到长度为I的第j路校验比特比特分组p_j。

3.根据权利要求1所述的预编码级联Zigzag码的编码方法，其特征在于：步骤(1)中所述优化预编码器中参数γ的取值，按如下步骤进行：

首先，以0.01为步长，将γ从0逐步增加到1，得到的101个取值，即{0，0.01，0.02，...，0.99，1.00}；

其次，对每一个γ取值，根据密度进化算法，计算得到该γ取值下的译码门限；

然后，在所得到的101个译码门限中，找到数值最小的译码门限，将与该译码门限对应的γ取值作为临时优化结果。

最后，将临时优化结果赋值给γ，微调γ的取值使γN的取值为离γN最近的正整数，微调后γ的取值作为γ最后的优化结果。

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