CN107733441A - 编码方法及装置、译码方法及装置 - Google Patents

编码方法及装置、译码方法及装置 Download PDF

Info

Publication number
CN107733441A
CN107733441A CN201610668564.1A CN201610668564A CN107733441A CN 107733441 A CN107733441 A CN 107733441A CN 201610668564 A CN201610668564 A CN 201610668564A CN 107733441 A CN107733441 A CN 107733441A
Authority
CN
China
Prior art keywords
bit sequence
bit
fragment
sequence
code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610668564.1A
Other languages
English (en)
Other versions
CN107733441B (zh
Inventor
许进
徐俊
李立广
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ZTE Corp
Original Assignee
ZTE Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ZTE Corp filed Critical ZTE Corp
Priority to CN201610668564.1A priority Critical patent/CN107733441B/zh
Priority to US16/325,030 priority patent/US11316534B2/en
Priority to PCT/CN2017/095474 priority patent/WO2018028474A1/zh
Publication of CN107733441A publication Critical patent/CN107733441A/zh
Application granted granted Critical
Publication of CN107733441B publication Critical patent/CN107733441B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1151—Algebraically constructed LDPC codes, e.g. LDPC codes derived from Euclidean geometries [EG-LDPC codes]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
    • G06F7/405—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay binary
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
    • G06F7/42—Adding; Subtracting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49942—Significance control
    • G06F7/49947—Rounding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
  • Discrete Mathematics (AREA)
  • Error Detection And Correction (AREA)

Abstract

本发明提供了一种编码方法及装置、译码方法及装置，其中编码方法包括：采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列；其中，0≤R1≤1；对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，0≤R2≤R1≤1。通过本发明，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。

Description

编码方法及装置、译码方法及装置
技术领域
本发明涉及通信领域，具体而言，涉及一种编码方法及装置、译码方法及装置。
背景技术
数字通信系统的发射端通常包括信源、信道编码器和调制器等部分，接收端通常包括解调器、信道译码器和信宿，如图1所示。信道编码器用于给信息比特按照一定的规则引入冗余信息以便接收端信道译码器能够在一定程度上纠正信息在信道上传输时发生的误码。
LDPC码是一种基于稀疏校验矩阵的线性分组码，正是利用它的校验矩阵的稀疏性，才能实现低复杂度的编译码，从而使得LDPC码走向实用化。
LDPC奇偶校验矩阵的图形表示形式是二分图。二分图和校验矩阵之间具有一一对应的关系，一个M*N的奇偶校验矩阵H定义了每个具有N比特的码字满足M个奇偶校验集的约束。一个二分图包括N个变量节点和M个奇偶校验节点。当第m个校验涉及到第n个比特位，即H中第m行第n列的元素Hm，n＝1时，将有一根连线连接校验节点m和变量节点n。二分图中，任何同一类的节点之间都不会有连接，并且二分图中的总边数和校验矩阵中非零元素的个数相等。
一类特殊LDPC码由于具有结构化的特征，逐渐成为主流应用。设这种LDPC码的奇偶校验矩阵H为(M×z)×(N×z)矩阵，它是由M×N个分块矩阵构成，每个分块矩阵都是z×z的基本置换矩阵的不同幂次，基本置换矩阵为单位阵时，它们都是单位阵的循环移位矩阵(文中默认为右移)。具有如下的形式：
如果有
如果是大于或者等于0的整数，定义在这里P是一个z×z的标准置换矩阵，如下所示：
通过这样的幂次就可以唯一标识每一个分块矩阵，单位矩阵的幂次可用0表示，矩阵一般用-1来表示。这样，如果将H的每个分块矩阵都用它的幂次代替，就得到一个M×N的幂次矩阵Hb。这里，定义Hb是H的基础矩阵，H称为Hb的扩展矩阵。在实际编码时，z＝码长/基础矩阵的列数N，称为扩展因子。
例如，矩阵
可以用下面的参数z和一个2×4的基础矩阵Hb扩展得到：
z＝3和
因此，也可以说这类LDPC码的编码器是由基础矩阵Hb，扩展因子z及所选择的基本置换矩阵唯一生成的。
LDPC编码的码率与奇偶校验矩阵或者基础矩阵的大小有关，例如一个M行N列的奇偶校验矩阵或者基础矩阵，对应的LDPC编码码率为R＝(N-M)/N。
例如，矩阵1
是一个4行12列的基础矩阵，该矩阵对应的LDPC码的编码码率是2/3；
矩阵2
是一个8行16列的基础矩阵，该矩阵对应的LDPC码的编码码率是1/2；
而矩阵3
是一个16行24列的基础矩阵，该矩阵对应的LDPC码的编码码率是1/3。可见，低码率的LDPC码的与奇偶校验矩阵或者基础矩阵通常需要具有更多的行数M。
LDPC码有很多译码算法，其中，信息传递算法(Message Passing algorithm)或者置信度传播算法(Belief Propagation algorithm，BP算法)是LDPC码的主流和基础算法，目前出现了很多改进的有效译码算法。一种被工业界经常使用的译码算法是分层置信度传播算法(Layered Belief Propagation algorithm,Layered-BP算法)，Layered-BP算法具有迭代次数少，算法收敛快的优势，但是基于Layered-BP算法的译码器硬件时延与奇偶校验矩阵或者基础矩阵的码率有关，码率越低，矩阵的行数越多，并行度越小，时延越大，吞吐量越低。还有一种典型的译码算法被称为全并行译码算法，全并行译码算法具有并行度高，时延小，吞吐量高的优势，但是基于全并行算法的译码器硬件的复杂度也与奇偶校验矩阵或者基础矩阵的码率有关，码率越低，矩阵越大，硬件复杂度越高，硬件实现的难度就越大。
通过上面的说明可以看到，增加LDPC码的奇偶校验矩阵或者基础矩阵的行数，虽然可以获得更低的编码码率，但是也会使得译码器的译码时延或者复杂度相应增加。
针对相关技术中，低码率的LDPC编码方式会增加译码器的译码时延和硬件复杂度的问题，目前尚未有合理的解决方案。
发明内容
本发明提供了一种编码方法及装置、译码方法及装置，以至少解决相关技术中，低码率的LDPC编码方式会增加译码器的译码时延和硬件复杂度的问题。
根据本发明的一个方面，提供了一种编码方法，包括：
采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列；其中，0≤R1≤1；
对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；
将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，0≤R2≤R1≤1。
可选地，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述方法还包括：
将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系：
t是大于1的正整数，j是正整数，运算符表示取整操作。
可选地，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列，包括：
选取步骤：从所述t个比特序列片段中选取t1个比特序列片段；
确定步骤：将所述t1个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中，1<t1≤t；
重复执行上述选取步骤和确定步骤，生成w个比特序列片段{D1,D2,…,Dw}，其中w为正整数；
级联步骤：将所述w个比特序列片段级联，得到所述第二比特序列。
可选地，将所述t1个比特序列片段中对应位置上的比特进行线性组合，包括以下至少之一：
对所述t1个比特序列片段中对应位置上的比特进行二进制相加；
对所述t1个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t1个比特序列片段中对应位置上的比特进行二进制相加。
可选地，从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段，包括以下至少之一：
根据编码端和译码端的预先约定进行选取；
根据编码端向译码端发送的信令的指示进行选取；
根据译码端向编码端发送的信令的指示进行选取。
可选地，所述比特序列片段的数目w根据t、R1、R2确定。
可选地，所述第二比特序列的比特序列片段的数目w根据以下公式确定：
其中，运算符表示取整操作。
可选地，所述第二比特序列的比特长度L2根据L1、R1、R2确定，其中，L1是所述第一比特序列的比特长度。
可选地，所述第二比特序列的比特长度L2根据以下公式确定：
其中，运算符表示取整操作。
可选地，当所述R1＝1/3，R2＝1/5，且所述第一比特序列包括3个比特序列片段{P1,P2,P3}时，所述方法还包括：
对所述比特序列片段P1和P2进行线性组合，并且对所述比特序列片段P1和P3进行线性组合，得到第二比特序列；
将第一比特序列和第二比特序列级联，获得码率R2＝1/5的目标比特序列。
根据本发明的另一个方面，还提供了一种译码方法，包括：采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码，得到待编码的初始比特序列，其中，0≤R2≤R1≤1，所述目标比特序列，由第一比特序列和第二比特序列级联形成；所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得；所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。
根据本发明的另一个方面，还提供了一种编码装置，包括：
第一编码模块：用于采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列；其中，0≤R1≤1；
第二编码模块，用于对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；
第三编码模块，用于将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，0≤R2≤R1≤1。
可选地，所述第二编码模块还用于：
将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系：
t是大于1的正整数，j是正整数，运算符表示取整操作。
可选地，所述第二编码模块包括：
选取单元，用于从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段；
组合单元，用于将所述t1个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中1<t1≤t；
级联单元，用于将所述选取单元和组合单元生成的w个比特序列片段{D1,D2,…,Dw}级联，得到所述第二比特序列，其中w为正整数。
可选地，所述组合单元还用于以下至少之一：
对所述t1个比特序列片段中对应位置上的比特进行二进制相加；
对所述t1个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t1个比特序列片段中对应位置上的比特进行二进制相加。
可选地，所述组合单元还用于：
根据编码端和译码端的预先约定，从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段；
根据编码端向译码端发送的信令的指示，从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段；
根据译码端向编码端发送的信令的指示，从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段。
可选地，所述第二比特序列的比特序列片段的数目w根据根据t、R1、R2确定。
可选地，所述第二比特序列的比特序列片段的数目w根据以下公式确定：
其中，运算符表示取整操作。
可选地，所述第二比特序列的比特长度L2根据L1、R1、R2确定，其中，L1是所述第一比特序列的比特长度。
可选地，所述第二比特序列的比特长度L2根据以下公式确定：
其中，运算符表示取整操作。
可选地，当所述R1＝1/3，R2＝1/5，且所述第一比特序列包括3个比特序列片段{P1,P2,P3}时：
所述组合单元还用于，对所述比特序列片段P1和P2进行线性组合，并且对所述比特序列片段P1和P3进行线性组合，得到第二比特序列；
所述级联单元还用于，将第一比特序列和第二比特序列级联，获得码率R2＝1/5的目标比特序列。
根据本发明的另一个方面，还提供了一种译码装置，包括：
译码模块，用于采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码，其中，0≤R2≤R1≤1，且：
所述目标比特序列，由第一比特序列和第二比特序列级联形成；
所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得；
所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。
根据本发明的另一个方面，还提供了一种编码装置，包括第一处理器和用于存储所述第一处理器可执行的指令的第一存储器，当所述指令被所述第一处理器执行时，执行以下操作：
采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，0≤R1≤1；
对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；
将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，其中，0≤R2≤R1≤1。
可选地，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述第一处理器还用于执行以下操作：
将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系：
t是大于1的正整数，j是正整数，运算符表示取整操作。
可选地，所述第一处理器还用于执行以下操作：
选取步骤：从所述t个比特序列片段中选取t1个比特序列片段；
组合步骤：将所述t1个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中，1<t1≤t；
重复执行上述选取步骤和组合步骤，生成w个比特序列片段{D1,D2,…,Dw}，其中w为正整数；
将所述w个比特序列片段级联，得到所述第二比特序列。
可选地，所述第一处理器从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段，包括以下至少之一的操作：
根据编码端和译码端的预先约定进行选取；
根据编码端向译码端发送的信令的指示进行选取；
根据译码端向编码端发送的信令的指示进行选取。
根据本发明的另一个方面，还提供了一种译码装置，其特征在于，包括第二处理器和用于存储所述第二处理器可执行的指令的第二存储器，当所述指令被所述第二处理器执行时，执行以下操作：
采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码得到待编码的初始比特序列，其中，0≤R2≤R1≤1，所述目标比特序列，由第一比特序列和第二比特序列级联形成，所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得，所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。
通过本发明，采用低码率R1的LDPC对初始比特序列进行编码，得到第一比特序列后进行分段，然后将第一比特序列中的至少两个比特序列片段进行线性组合获得第二比特序列，然后由第一比特序列和第二比特序列级联形成更低码率为R2的目标比特序列，其中0≤R2≤R1≤1，这样在目标比特序列的传递过程中码率为更低的R2，保证了传播速度，而在译码阶段，由于目标比特序列是由第一比特序列和第二比特序列级联获得，译码器直接采用码率为R1的LDPC进行译码即可，解决了相关技术中，低码率的LDPC编码方式会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是相关技术中通信系统发射端和接收端的拓扑图；
图2是根据本发明实施例1的编码方法的流程图；
图3是根据本发明实施例1的译码方法的流程图；
图4是根据本发明实施例2的编码装置的结构框图(一)；
图5是根据本发明实施例2的编码装置的结构框图(二)；
图6是根据本发明实施例2的译码装置的结构框图；
图7是根据本发明实施例3的编码装置的结构框图；
图8是根据本发明实施例3的译码装置的结构框图；
图9是根据本发明优选实施例2的编码方法的示意图；
图10是根据本发明优选实施例3的编码方法的示意图；
图11是根据本发明优选实施例4的编码方法的示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
实施例1
根据本发明实施例，提供了一种编码方法实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
图2是根据本发明实施例1的编码方法的流程图。如图2所示，本实施例提供了一种编码方法，包括：
S201，采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列；其中，0≤R1≤1；
S203，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；
S205，将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，0≤R2≤R1≤1。
通过上述步骤，采用低码率R1的LDPC对初始比特序列进行编码，得到第一比特序列后进行分段，然后将第一比特序列中的至少两个比特序列片段进行线性组合获得第二比特序列，然后由第一比特序列和第二比特序列级联形成更低码率为R2的目标比特序列，其中0≤R2≤R1≤1，这样在目标比特序列的传递过程中码率为更低的R2，保证了传播速度，而在译码阶段，由于目标比特序列是由第一比特序列和第二比特序列级联获得，译码器直接采用码率为R1的LDPC进行译码即可，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。
本实施例的优选方案中，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，需要先将第一比特序列分为t个比特序列片段，其中，比特序列片段的数目t与码率R1之间存在以下关系：
t是大于1的正整数，j是正整数，运算符表示向上、向下或者舍入等取整操作。
本实施例的另一优选方案中，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列，具体包括以下步骤：
选取步骤：从t个比特序列片段中选取t1个比特序列片段；
确定步骤：将t1个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中，1<t1≤t；
重复执行上述选取步骤和确定步骤，生成w个比特序列片段{D1,D2,…,Dw}，其中w为正整数；
级联步骤：将所述w个比特序列片段级联，得到所述第二比特序列。
需要说明的是，上述确定步骤中将所述t1个比特序列片段中对应位置上的比特进行线性组合，可以通过下述任一方式实现：
对所述t1个比特序列片段中对应位置上的比特进行二进制相加；
对所述t1个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t1个比特序列片段中对应位置上的比特进行二进制相加。
当然，比特序列片段中对应位置上的比特进行线性组合，也可以通过其他方式实现，任何在本实施例的基础上等同替换或引申的方式，都在本实施例的保护范围内，本实施例对此不作限定。
本实施例的另一个优选方案中，对如何从第一比特序列的t个比特序列片段中，选取t1个比特序列片段以及选取哪几个比特序列片段进行具体的说明，主要包括但不限于以下方式：
可以根据编码端和译码端的预先约定进行选取；也可以根据编码端向译码端发送的信令的指示进行选取；也可以根据译码端向编码端发送的信令的指示进行选取。
本实施例中提及的比特序列片段的数目w根据t、R1、R2确定。根据以下公式确定：
其中，运算符表示取整操作。
本实施例中提及的第二比特序列的比特长度L2根据L1、R1、R2确定，具体根据以下公式确定：
其中，L1是所述第一比特序列的比特长度，运算符表示取整操作。
本实施例的一个优选实施例中，可以采用码率为1/3的LDPC码对待编码的比特序列O进行编码，得到编码后的比特序列P；然后将比特序列P分为3个比特序列片段{P1,P2,P3}；然后对比特序列片段P1和P2进行线性组合，并且对比特序列片段P1和P3进行线性组合，得到比特序列Q；将比特序列P和比特序列Q级联，获得码率为1/5的比特序列S。
通过上述优选实施例可以看出，在比特序列S的传递过程中码率为1/5，保证了传播速度，而在译码阶段，由于比特序列S是由比特序列P和比特序列Q级联获得，译码器直接采用码率为1/3的LDPC进行译码即可，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。
需要说明的是，上述编码方法的执行主体可以是编码器，也可以是其他的具有编码功能的设备，本实施例对此不作限定。
为了更好地理解本发明，本实施例还提供了一种译码方法。图3是根据本发明实施例1的译码方法的流程图。如图3所示，本译码方法包括：
S301，采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码得到待编码的初始比特序列，其中，0≤R2≤R1≤1，
所述目标比特序列，由第一比特序列和第二比特序列级联形成；
所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得；
所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。
通过上述步骤，采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码，其中，0≤R2≤R1≤1，目标比特序列，由第一比特序列和第二比特序列级联形成；第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得；第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。由于目标比特序列是由第一比特序列和第二比特序列级联获得，译码器直接采用码率为R1的LDPC进行译码即可，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。
需要说明的是，上述译码方法的执行主体可以是译码器，也可以是其他的具有译码功能的设备，本实施例对此不作限定。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到根据上述实施例的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，或者网络设备等)执行本发明各个实施例的方法。
实施例2
在本实施例中还提供了一种编码装置，应用于编码设备，该装置用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
图4是根据本发明实施例2的编码装置的结构框图(一)，如图4所示，本编码装置包括：
第一编码模块40：用于采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列；其中，0≤R1≤1；
第二编码模块42，连接第一编码模块30，用于对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；
第三编码模块44，连接第二编码模块32，用于将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，0≤R2≤R1≤1。
通过上述编码装置，第一编码模块40采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列；第二编码模块42对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；第三编码模块44将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，通过上述技术方案，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。
本实施例的优选实施方式中，第二编码模块还用于将第一比特序列分为t个比特序列片段，其中，比特序列片段的数目t与码率R1之间存在以下关系：
t是大于1的正整数，j是正整数，运算符表示取整操作。
图5是根据本发明实施例2的编码装置的结构框图(二)。如图5所示，在本实施例的一个优选实施方式中，第二编码模块32包括：
选取单元420，用于从第一比特序列的t个比特序列片段中选取t1个比特序列片段；
组合单元422，用于将t1个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中1<t1≤t；
级联单元424，用于将选取单元和组合单元生成的w个比特序列片段{D1,D2,…,Dw}级联，得到第二比特序列，其中w为正整数。
需要说明的是，上述确定步骤中将所述t1个比特序列片段中对应位置上的比特进行线性组合，可以通过下述任一方式实现：
对所述t1个比特序列片段中对应位置上的比特进行二进制相加；
对所述t1个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t1个比特序列片段中对应位置上的比特进行二进制相加。
当然，比特序列片段中对应位置上的比特进行线性组合，也可以通过其他方式实现，任何在本实施例的基础上等同替换或引申的方式，都在本实施例的保护范围内，本实施例对此不作限定。
本实施例的另一个优选方案中，对如何从第一比特序列的t个比特序列片段中，选取t1个比特序列片段以及选取哪几个比特序列片段进行具体的说明，主要包括但不限于以下方式：
可以根据编码端和译码端的预先约定进行选取；也可以根据编码端向译码端发送的信令的指示进行选取；也可以根据译码端向编码端发送的信令的指示进行选取。
本实施例中提及的比特序列片段的数目w根据t、R1、R2确定。根据以下公式确定：
其中，运算符表示取整操作。
本实施例中提及的第二比特序列的比特长度L2根据L1、R1、R2确定，具体根据以下公式确定：
其中，L1是所述第一比特序列的比特长度，运算符表示取整操作。
本实施例的一个优选实施例中，还提供了一种编码装置，包括：
第四编码模块，用于采用码率为1/3的低密度奇偶校验码LDPC对待编码的比特序列O进行编码，得到编码后的比特序列P；
划分模块，将所述比特序列P分为3个比特序列片段{P1,P2,P3}；
第五编码模块，用于对所述比特序列片段P1和P2进行线性组合，并且对所述比特序列片段P1和P3进行线性组合，得到比特序列Q；
第六编码模块，用于将比特序列P和比特序列Q级联，获得码率为1/5的比特序列S。
为了更好地理解本发明，本实施例还提供了一种译码装置。图6是根据本发明实施例2的译码装置的结构框图。如图6所示，本译码装置包括：
译码模块60，用于采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码得到待编码的初始比特序列，其中，0≤R2≤R1≤1，且：
所述目标比特序列，由第一比特序列和第二比特序列级联形成；
所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得；
所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。
通过上述装置，译码模块采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码得到待编码的初始比特序列，其中，目标比特序列，由第一比特序列和第二比特序列级联形成；所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得；所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。通过上述技术方案解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。
需要说明的是，本发明上述实施例中各个模块及单元可以应用于的实体至少包括编码器或译码器，上述各个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此：上述模块均位于同一处理器(处理器位于上述编码器或译码器中)中；或者，上述各个模块以任意组合的形式分别位于不同的处理器中。
实施例3
为了更好地理解本发明上述实施例的技术方案，本发明实施例还提供了一种实体编码装置。图7是根据本发明实施例3的编码装置的结构框图。如图7所示，该实体编码装置包括第一处理器70和用于存储所述第一处理器70可执行的指令的第一存储器72，当所述指令被所述第一处理器70执行时，执行以下操作：
采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，0≤R1≤1；
对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；
将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，其中，0≤R2≤R1≤1。
通过本编码装置，第一处理器70采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，0≤R1≤1；对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，通过上述技术方案，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。
本发明实施例的优选实施方式中，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述第一处理器还用于执行以下操作：
将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系：
t是大于1的正整数，j是正整数，运算符表示取整操作。
优选的，第一处理器还用于执行以下操作：
选取步骤：从所述t个比特序列片段中选取t1个比特序列片段；
组合步骤：将所述t1个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中，1<t1≤t；
重复执行上述选取步骤和组合步骤，生成w个比特序列片段{D1,D2,…,Dw}，其中w为正整数；
将所述w个比特序列片段级联，得到所述第二比特序列。
优选的，将所述t1个比特序列片段中对应位置上的比特进行线性组合，包括以下至少之一：
对所述t1个比特序列片段中对应位置上的比特进行二进制相加；
对所述t1个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t1个比特序列片段中对应位置上的比特进行二进制相加。
优选的，所述第一处理器从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段，包括以下至少之一的操作：
根据编码端和译码端的预先约定进行选取；
根据编码端向译码端发送的信令的指示进行选取；
根据译码端向编码端发送的信令的指示进行选取。
优选的，所述比特序列片段的数目w根据t、R1、R2确定。
优选的，所述第二比特序列的比特序列片段的数目w根据以下公式确定：
其中，运算符表示取整操作。
优选的，所述第二比特序列的比特长度L2根据L1、R1、R2确定，其中，L1是所述第一比特序列的比特长度。
优选的，所述第二比特序列的比特长度L2根据以下公式确定：
其中，运算符表示取整操作。
优选的，当所述R1＝1/3，R2＝1/5，且所述第一比特序列包括3个比特序列片段{P1,P2,P3}时，所述方法还包括：
对所述比特序列片段P1和P2进行线性组合，并且对所述比特序列片段P1和P3进行线性组合，得到第二比特序列；
将第一比特序列和第二比特序列级联，获得码率R2＝1/5的目标比特序列。
为了更好地理解本发明上述实施例的技术方案，本发明实施例还提供了一种实体译码装置。图8是根据本发明实施例3的译码装置的结构框图。如图8所示，本实施例的译码装置包括：第二处理器80和用于存储所述第二处理器80可执行的指令的第二存储器82，当所述指令被所述第二处理器80执行时，执行以下操作：
采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码得到待编码的初始比特序列，其中，0≤R2≤R1≤1，所述目标比特序列，由第一比特序列和第二比特序列级联形成，所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得，所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。
通过上述译码装置，第二处理器80采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码得到待编码的初始比特序列，其中，0≤R2≤R1≤1，所述目标比特序列，由第一比特序列和第二比特序列级联形成，所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得，所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得，通过上述技术方案，解决了相关技术中，产生低码率的LDPC编码，会增加译码器的译码时延和硬件复杂度的问题，实现了获得低码率LDPC编码的同时，不会增加译码器的译码时延和硬件复杂度的技术效果。
需要说明的是，上述实体编码装置和实体译码装置可以是芯片、单片机等处理装置，也可以是编码器、译码器等实体设备，本实施例对此不作限定。
为了更好地理解本发明，本实施例提供了一些优选实施例进行说明。
优选实施例1
本发明实施例，提供了一种低密度奇偶校验码的编码方法。该方法包括：
步骤1：待编码的第一比特序列I(相当于上述实施例的初始比特序列)，采用编码码率为R1的低密度奇偶校验码进行编码，得到编码后的第二比特序列C(相当于上述实施例的第一比特序列)；其中，0≤R1≤1；
步骤2：第二比特序列C中的全部或部分比特序列片段进行线性组合，得到第三比特序列D(相当于上述实施例的第二比特序列)；
步骤3：将第二比特序列C和第三比特序列D级联，组成编码码率为R2的第四比特序列E(相当于上述实施例的目标比特序列)；其中，0≤R2≤R1≤1。
其中，所述第二比特序列C中的全部或部分比特序列分段是指所述的第二比特序列C可以分为t个比特序列片段{C1,C2,……Ct}，其中，所述比特序列片段的数目t与所述编码码率R1之间存在如下关系如下关系：
其中，j是正整数，运算符表示向上、向下或者舍入等取整操作。
对所述的第二比特序列C的全部或部分比特序列进行线性组合得到第三比特序列D的方法包括：
从所述第二比特序列C的t个比特序列片段{C1,C2,……Ct}中选取t1个比特序列片段，将所述t1个比特序列片段中对应位置上的比特进行线性组合，得到新的比特序列片段D1，其中t1≤t；从t个比特序列片段{C1,C2,……Ct}中选取t2个比特序列片段，将所述t2个比特序列片段中对应位置上的比特进行线性组合，得到新的比特序列片段D2，其中t2≤t；依此类推，直到生成w个新的比特序列片段{D1,D2,…,Dw}。将w个新的比特序列片段级联，得到第三比特序列D。
进一步地，对所述多个比特序列片段中对应位置上的比特进行线性组合是指，对所述多个比特进行二进制相加(也可以称为“异或”)；或者，对所述多个比特序列片段中的部分比特序列片段先进行交织，然后对所述多个比特序列片段中对应位置上的比特进行二进制相加(异或)。
进一步地，所述用于生成新的比特序列片段Di的ti个(其中1≤i≤w)比特序列片段,可以是发送端和接收端预先约定，或者，由发送端通过信令通知接收端，或者，由接收端通过信令通知发送端。
进一步地，所述第三比特序列D的比特序列片段的数目w可以由目标码率R2确定。具体地，
其中R1是所述第二比特序列C的编码码率，t是第二比特序列C的比特序列片段数目，运算符表示向上、向下或者舍入等取整操作。
进一步地，所述第三比特序列D的长度L2(比特)可以由目标码率R2确定。具体地
其中R1是所述第二比特序列C的编码码率，L1是第二比特序列C的长度(比特)，运算符表示向上、向下或者舍入等取整操作。
优选实施例2
图9是根据本发明优选实施例2的编码方法的示意图。如图9所示，对于编码码率为R1的低密度奇偶校验码，可以通过如下方法得到编码码率为R2的低密度奇偶校验码，在本实施例中，假设R1＝1/3,R2＝1/5。
对待编码的第一比特序列I，假设第一比特序列I的长度为1000比特，利用编码码率为R1＝1/3的低密度奇偶校验码的奇偶校验矩阵或者基础矩阵(例如16行24列的基础校验矩阵)编码生成第二比特序列C，第二比特序列C的长度为L1＝3000比特。其中，第二比特序列C可以分为
个比特序列片段{C1,C2,C3}，这里j的取值为j＝1。其中C1是信息比特序列片段，C2和C3是校验比特序列片段。C1,C2,和C3的长度都是1000比特。
对第二比特序列C中的部分或全部比特序列片段进行线性组合得到第三比特序列D。其中，第三比特序列D中包含
个比特序列片段{D1,D2}，每个比特序列片段的长度为1000比特。并且第三比特序列D的长度为
比特。
具体地，发送端和接收端根据预先约定的规则，从所述第二比特序列C的t＝3个比特序列片段{C1,C2,C3}中选取t1＝2个比特序列片段C1和C2,其中C1是信息比特序列片段，C2是校验比特序列片段，将所述2个比特序列片段中对应位置上的比特进行二进制累加，得到新的比特序列片段D1；从所述第二比特序列C的t＝3个比特序列片段{C1,C2,C3}中选取t2＝2个比特序列片段C1和C3,其中C1是信息比特序列片段，C3是校验比特序列片段，将所述2个比特序列片段中对应位置上的比特进行二进制累加，得到新的比特序列片段D2；将新的比特序列D1和D2级联，就得到第三比特序列D＝{D1,D2}。
将第二比特序列C和第三比特序列D级联，得到编码码率为R2＝1/5的第四比特序列E＝{C,D}。
优选实施例3
图10是根据本发明优选实施例3的编码方法的示意图。如图10所示，对于编码码率为R1的低密度奇偶校验码，可以通过如下方法得到编码码率为R2的低密度奇偶校验码，在本实施例中，假设R1＝1/3,R2＝1/6。
对待编码的第一比特序列I，假设第一比特序列I的长度为1000比特，利用编码码率为R1＝1/3的低密度奇偶校验码的奇偶校验矩阵或者基础矩阵(例如16行24列的基础校验矩阵)编码生成第二比特序列C，第二比特序列C的长度为L1＝3000比特。其中，第二比特序列C可以分为
个比特序列片段{C1,C2,C3}，这里j的取值为j＝1。其中C1是信息比特序列片段，C2和C3是校验比特序列片段。C1,C2,和C3的长度都是1000比特。
对第二比特序列C中的部分或全部比特序列片段进行线性组合得到第三比特序列D。其中，第三比特序列D中包含
个比特序列片段{D1,D2,D3}，每个比特序列片段的长度为1000比特。并且第三比特序列D的长度为
比特。
具体地，发送端和接收端根据预先约定的规则，从所述第二比特序列C的t＝3个比特序列片段{C1,C2,C3}中选取t1＝2个比特序列片段C1和C2,其中C1是信息比特序列片段，C2是校验比特序列片段，将所述2个比特序列片段中的C2比特序列片段进行交织，然后将所述2个比特序列片段(其中包含交织后的比特序列片段C2和未交织的比特序列片段C1)中对应位置上的比特进行二进制累加，得到新的比特序列片段D1；从所述第二比特序列C的t＝3个比特序列片段{C1,C2,C3}中选取t2＝2个比特序列片段C1和C3,其中C1是信息比特序列片段，C3是校验比特序列片段，将所述2个比特序列片段中对应位置上的比特进行二进制累加，得到新的比特序列片段D2；从所述第二比特序列C的t＝3个比特序列片段{C1,C2,C3}中选取t3＝3个比特序列片段C1，C2,和C3，其中C1是信息比特序列片段，C2和C3是校验比特序列片段，将所述3个比特序列片段中的C3比特序列片段进行交织，然后将所述3个比特序列片段(其中包含交织后的比特序列片段C3和未交织的比特序列片段C1和C2)中对应位置上的比特进行二进制累加，得到新的比特序列片段D3；将新的比特序列D1，D2和D3级联，就得到第三比特序列D＝{D1,D2,D3}。
将第二比特序列C和第三比特序列D级联，得到编码码率为R2＝1/6的第四比特序列E＝{C,D}。
优选实施例4
图11是根据本发明优选实施例4的编码方法的示意图。如图11所示，对于编码码率为R1的低密度奇偶校验码，可以通过如下方法得到编码码率为R2的低密度奇偶校验码，在本实施例中，假设R1＝2/3,R2＝1/3。
对待编码的第一比特序列I，假设第一比特序列I的长度为1000比特，利用编码码率为R1＝2/3的低密度奇偶校验码的奇偶校验矩阵或者基础矩阵(例如4行12列的基础校验矩阵)编码生成第二比特序列C，第二比特序列C的长度为L1＝1500比特。其中，第二比特序列C可以分为
个比特序列片段{C1,C2,C3}，这里j的取值为j＝2。其中C1和C2是信息比特序列片段，C3是校验比特序列片段。C1,C2,和C3的长度都是500比特。
对第二比特序列C中的部分或全部比特序列片段进行线性组合得到第三比特序列D。其中，第三比特序列D中包含
个比特序列片段{D1,D2,D3}，每个比特序列片段的长度为500比特。并且第三比特序列D的长度为
比特。
具体地，发送端和接收端根据预先约定的规则，从所述第二比特序列C的t＝3个比特序列片段{C1,C2,C3}中选取t1＝2个比特序列片段C1和C2,其中C1是信息比特序列片段，C2是校验比特序列片段，将所述2个比特序列片段中对应位置上的比特进行二进制累加，得到新的比特序列片段D1；从所述第二比特序列C的t＝3个比特序列片段{C1,C2,C3}中选取t2＝2个比特序列片段C1和C3,其中C1是信息比特序列片段，C3是校验比特序列片段，将所述2个比特序列片段中对应位置上的比特进行二进制累加，得到新的比特序列片段D2；从所述第二比特序列C的t＝3个比特序列片段{C1,C2,C3}中选取t3＝2个比特序列片段C2和C3,其中C2和C3是校验比特序列片段，将所述2个比特序列片段中的C3比特序列片段进行交织，然后将所述2个比特序列片段(其中包含交织后的比特序列片段C3和未交织的比特序列片段C2)中对应位置上的比特进行二进制累加，得到新的比特序列片段D3；将新的比特序列D1，D2和D3级联，就得到第三比特序列D＝{D1,D2,D3}。
将第二比特序列C和第三比特序列D级联，得到编码码率为R2＝1/3的第四比特序列E＝{C,D}。
实施例4
本发明的实施例还提供了一种存储介质。可选地，在本实施例中，上述存储介质可以用于保存上述实施例一所提供的编码方法和译码方法所执行的程序代码。
可选地，在本实施例中，上述存储介质可以位于计算机网络中计算机终端群中的任意一个计算机终端中，或者位于移动终端群中的任意一个移动终端中。
可选地，在本实施例中，存储介质被设置为存储用于执行以下步骤的程序代码：
S1，采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列；其中，0≤R1≤1；
S2，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；
S3，将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，0≤R2≤R1≤1。
本发明的实施例还提供了一种存储介质。可选地，在本实施例中，上述存储介质可以被设置为存储用于执行以下步骤的程序代码：
S1，采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码得到待编码的初始比特序列，其中，0≤R2≤R1≤1，且：
所述目标比特序列，由第一比特序列和第二比特序列级联形成；
所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得；
所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (27)

1.一种编码方法，其特征在于，包括：
采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，0≤R1≤1；
对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；
将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，其中，0≤R2≤R1≤1。
2.根据权利要求1所述的方法，其特征在于，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述方法还包括：
将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系：
t是大于1的正整数，j是正整数，运算符[[·]]表示取整操作。
3.根据权利要求2所述的方法，其特征在于，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列，包括：
选取步骤：从所述t个比特序列片段中选取t1个比特序列片段；
组合步骤：将所述t1个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中，1<t1≤t；
重复执行上述选取步骤和组合步骤，生成w个比特序列片段{D1,D2,…,Dw}，其中w为正整数；
将所述w个比特序列片段级联，得到所述第二比特序列。
4.根据权利要求3所述的方法，其特征在于，将所述t1个比特序列片段中对应位置上的比特进行线性组合，包括以下至少之一：
对所述t1个比特序列片段中对应位置上的比特进行二进制相加；
对所述t1个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t1个比特序列片段中对应位置上的比特进行二进制相加。
5.根据权利要求3所述的方法，其特征在于，从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段，包括以下至少之一：
根据编码端和译码端的预先约定进行选取；
根据编码端向译码端发送的信令的指示进行选取；
根据译码端向编码端发送的信令的指示进行选取。
6.根据权利要求3-5任一项所述的方法，其特征在于，所述比特序列片段的数目w根据t、R1、R2确定。
7.根据权利要求6所述的方法，其特征在于，所述第二比特序列的比特序列片段的数目w根据以下公式确定：
其中，运算符[[·]]表示取整操作。
8.根据权利要求3所述的方法，其特征在于，所述第二比特序列的比特长度L2根据L1、R1、R2确定，其中，L1是所述第一比特序列的比特长度。
9.根据权利要求8所述的方法，其特征在于，所述第二比特序列的比特长度L2根据以下公式确定：
其中，运算符[[·]]表示取整操作。
10.根据权利要求1所述的方法，其特征在于，当所述R1＝1/3，R2＝1/5，且所述第一比特序列包括3个比特序列片段{P1,P2,P3}时，所述方法还包括：
对所述比特序列片段P1和P2进行线性组合，并且对所述比特序列片段P1和P3进行线性组合，得到第二比特序列；
将第一比特序列和第二比特序列级联，获得码率R2＝1/5的目标比特序列。
11.一种译码方法，其特征在于，包括：
采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码，得到待编码的初始比特序列，其中，0≤R2≤R1≤1，所述目标比特序列，由第一比特序列和第二比特序列级联形成，所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得，所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。
12.一种编码装置，其特征在于，包括：
第一编码模块：用于采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列；其中，0≤R1≤1；
第二编码模块，用于对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；
第三编码模块，用于将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列；其中，0≤R2≤R1≤1。
13.根据权利要求12所述的装置，其特征在于，所述第二编码模块还用于：
将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系：
t是大于1的正整数，j是正整数，运算符[[·]]表示取整操作。
14.根据权利要求13所述的装置，其特征在于，所述第二编码模块包括：
选取单元，用于从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段；
组合单元，用于将所述t1个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中1<t1≤t；
级联单元，用于将所述选取单元和组合单元生成的w个比特序列片段{D1,D2,…,Dw}级联，得到所述第二比特序列，其中w为正整数。
15.根据权利要求14所述的装置，其特征在于，所述组合单元还用于以下至少之一：
对所述t1个比特序列片段中对应位置上的比特进行二进制相加；
对所述t1个比特序列片段中的至少两个比特序列片段先进行交织，然后对所述t1个比特序列片段中对应位置上的比特进行二进制相加。
16.根据权利要求14所述的装置，其特征在于，所述组合单元还用于：
根据编码端和译码端的预先约定，从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段；
根据编码端向译码端发送的信令的指示，从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段；
根据译码端向编码端发送的信令的指示，从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段。
17.根据权利要求14-16任一项所述的装置，其特征在于，所述第二比特序列的比特序列片段的数目w根据t、R1、R2确定。
18.根据权利要求17所述的装置，其特征在于，所述第二比特序列的比特序列片段的数目w根据以下公式确定：
其中，运算符[[·]]表示取整操作。
19.根据权利要求14-16任一项所述的装置，其特征在于，所述第二比特序列的比特长度L2根据L1、R1、R2确定，其中，L1是所述第一比特序列的比特长度。
20.根据权利要求19所述的装置，其特征在于，所述第二比特序列的比特长度L2根据以下公式确定：
其中，运算符[[·]]表示取整操作。
21.根据权利要求12所述的装置，其特征在于，当所述R1＝1/3，R2＝1/5，且所述第一比特序列包括3个比特序列片段{P1,P2,P3}时：
所述组合单元还用于，对所述比特序列片段P1和P2进行线性组合，并且对所述比特序列片段P1和P3进行线性组合，得到第二比特序列；
所述级联单元还用于，将第一比特序列和第二比特序列级联，获得码率R2＝1/5的目标比特序列。
22.一种译码装置，其特征在于，包括：
译码模块，用于采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码，其中，0≤R2≤R1≤1，所述目标比特序列，由第一比特序列和第二比特序列级联形成；所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得；所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。
23.一种编码装置，其特征在于，包括第一处理器和用于存储所述第一处理器可执行的指令的第一存储器，当所述指令被所述第一处理器执行时，执行以下操作：
采用码率为R1的低密度奇偶校验码LDPC对待编码的初始比特序列进行编码，得到编码后的第一比特序列，其中，0≤R1≤1；
对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列；
将第一比特序列和第二比特序列级联，获得码率为R2的目标比特序列，其中，0≤R2≤R1≤1。
24.根据权利要求23所述的编码装置，其特征在于，对第一比特序列中的至少两个比特序列片段进行线性组合，得到第二比特序列之前，所述第一处理器还用于执行以下操作：
将所述第一比特序列分为t个比特序列片段，其中，所述比特序列片段的数目t与所述码率R1之间存在以下关系：
t是大于1的正整数，j是正整数，运算符[[·]]表示取整操作。
25.根据权利要求24所述的编码装置，其特征在于，所述第一处理器还用于执行以下操作：
选取步骤：从所述t个比特序列片段中选取t1个比特序列片段；
组合步骤：将所述t1个比特序列片段中对应位置上的比特进行线性组合，得到比特序列片段D1，其中，1<t1≤t；
重复执行上述选取步骤和组合步骤，生成w个比特序列片段{D1,D2,…,Dw}，其中w为正整数；
将所述w个比特序列片段级联，得到所述第二比特序列。
26.根据权利要求25所述的编码装置，其特征在于，所述第一处理器从所述第一比特序列的t个比特序列片段中选取t1个比特序列片段，包括以下至少之一的操作：
根据编码端和译码端的预先约定进行选取；
根据编码端向译码端发送的信令的指示进行选取；
根据译码端向编码端发送的信令的指示进行选取。
27.一种译码装置，其特征在于，包括第二处理器和用于存储所述第二处理器可执行的指令的第二存储器，当所述指令被所述第二处理器执行时，执行以下操作：
采用码率为R1的低密度奇偶校验码LDPC对码率为R2的目标比特序列进行译码得到待编码的初始比特序列，其中，0≤R2≤R1≤1，所述目标比特序列，由第一比特序列和第二比特序列级联形成，所述第一比特序列，由待编码的初始比特序列通过码率为R1的LDPC进行编码获得，所述第二比特序列，由第一比特序列中的至少两个比特序列片段进行线性组合获得。
CN201610668564.1A 2016-08-12 2016-08-12 编码方法及装置、译码方法及装置 Active CN107733441B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610668564.1A CN107733441B (zh) 2016-08-12 2016-08-12 编码方法及装置、译码方法及装置
US16/325,030 US11316534B2 (en) 2016-08-12 2017-08-01 Encoding method and device, decoding method and device, and storage medium
PCT/CN2017/095474 WO2018028474A1 (zh) 2016-08-12 2017-08-01 编码方法及装置、译码方法及装置、存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610668564.1A CN107733441B (zh) 2016-08-12 2016-08-12 编码方法及装置、译码方法及装置

Publications (2)

Publication Number Publication Date
CN107733441A true CN107733441A (zh) 2018-02-23
CN107733441B CN107733441B (zh) 2023-05-30

Family

ID=61161659

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610668564.1A Active CN107733441B (zh) 2016-08-12 2016-08-12 编码方法及装置、译码方法及装置

Country Status (3)

Country Link
US (1) US11316534B2 (zh)
CN (1) CN107733441B (zh)
WO (1) WO2018028474A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111510286A (zh) * 2020-03-17 2020-08-07 哈尔滨工业大学 一种量子密钥分发系统的误码协商方法
CN113728623A (zh) * 2019-04-18 2021-11-30 华为技术有限公司 多焦点显示器设备和方法
WO2024012246A1 (zh) * 2022-07-13 2024-01-18 华为技术有限公司 信道编码的方法和装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1960188A (zh) * 2006-04-29 2007-05-09 北京泰美世纪科技有限公司 构造低密度奇偶校验码的方法、译码方法及其传输系统
CN102571105A (zh) * 2012-02-24 2012-07-11 西安电子科技大学 一种逼近信道容量的码率可变ldpc码的编码方法
US20150372694A1 (en) * 2009-12-07 2015-12-24 Samsung Electronics Co., Ltd. Method and apparatus for channel encoding and decoding in a communication system using a low-density parity check code
CN105429645A (zh) * 2014-09-17 2016-03-23 上海数字电视国家工程研究中心有限公司 针对低码率ldpc码的校验矩阵、ldpc码字及编码方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7139964B2 (en) * 2002-05-31 2006-11-21 Broadcom Corporation Variable modulation with LDPC (low density parity check) coding
KR20050119595A (ko) * 2004-06-16 2005-12-21 삼성전자주식회사 이동통신 시스템에서 연접 지그재그 부호를 이용한 채널부호화/복호화 장치 및 방법
US8832518B2 (en) * 2008-02-21 2014-09-09 Ramot At Tel Aviv University Ltd. Method and device for multi phase error-correction
WO2014182135A1 (ko) * 2013-05-09 2014-11-13 엘지전자 주식회사 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
CN105471545B (zh) * 2014-09-10 2020-07-21 中兴通讯股份有限公司 一种数据包处理方法及装置
WO2016140509A1 (en) * 2015-03-02 2016-09-09 Samsung Electronics Co., Ltd. Transmitter and shortening method thereof
CN114553368B (zh) * 2017-03-22 2024-05-17 三星电子株式会社 在通信或广播系统中使用harq传输的装置和方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1960188A (zh) * 2006-04-29 2007-05-09 北京泰美世纪科技有限公司 构造低密度奇偶校验码的方法、译码方法及其传输系统
US20090100311A1 (en) * 2006-04-29 2009-04-16 Timi Technologies Co., Ltd. Method of Constructing Low Density Parity Check Code, Method of Decoding the Same and Transmission System For the Same
US20150372694A1 (en) * 2009-12-07 2015-12-24 Samsung Electronics Co., Ltd. Method and apparatus for channel encoding and decoding in a communication system using a low-density parity check code
CN102571105A (zh) * 2012-02-24 2012-07-11 西安电子科技大学 一种逼近信道容量的码率可变ldpc码的编码方法
CN105429645A (zh) * 2014-09-17 2016-03-23 上海数字电视国家工程研究中心有限公司 针对低码率ldpc码的校验矩阵、ldpc码字及编码方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
ZTE等: "R1-051360 "Comparison of structured vector LDPC Codes and 3GPP Turbo codes"", 《3GPP TSG_RAN\WG1_RL1》 *
徐俊等: "一种应用于5G基于LDPC码的物理层包编码", 《中兴通讯技术》 *
郭凯等: "多维累加型交叉并联单奇偶校验码的性能分析", 《电子科技大学学报》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113728623A (zh) * 2019-04-18 2021-11-30 华为技术有限公司 多焦点显示器设备和方法
US11508330B2 (en) 2019-04-18 2022-11-22 Huawei Technologies Co., Ltd. Display device and method based on discarding bits from a bit sequence
CN111510286A (zh) * 2020-03-17 2020-08-07 哈尔滨工业大学 一种量子密钥分发系统的误码协商方法
WO2024012246A1 (zh) * 2022-07-13 2024-01-18 华为技术有限公司 信道编码的方法和装置

Also Published As

Publication number Publication date
CN107733441B (zh) 2023-05-30
US20210288667A1 (en) 2021-09-16
WO2018028474A1 (zh) 2018-02-15
US11316534B2 (en) 2022-04-26

Similar Documents

Publication Publication Date Title
CN109379086B (zh) 低复杂度的码率兼容的5g ldpc编码方法和编码器
CN103888148B (zh) 一种动态阈值比特翻转的ldpc码硬判决译码方法
CN105684316B (zh) 一种Polar码编码方法、装置
CN110114978B (zh) 高效可解码qc-ldpc码
CN101162907B (zh) 一种利用低密度奇偶校验码实现编码的方法及装置
CN102870330B (zh) 编码设备、纠错码配置方法及其程序
CN1307804C (zh) 纠错编码设备及方法
CN107370488A (zh) 纠错编码方法及装置
CN107370490A (zh) 结构化ldpc的编码、译码方法及装置
Mella et al. New techniques for trail bounds and application to differential trails in Keccak
CN110326221A (zh) 一种用于为极化码生成有序序列的方法
Shahabinejad et al. A class of binary locally repairable codes
CN107733441A (zh) 编码方法及装置、译码方法及装置
CN104917536A (zh) 一种支持低码率编码的方法及装置
KR100918741B1 (ko) 이동 통신 시스템에서 채널 부호화 장치 및 방법
CN108712232A (zh) 一种用于连续变量量子密钥分发系统中的多码字并行译码方法
KR100550101B1 (ko) 저밀도 패리티 검사 부호의 부호화와 복호 장치 및 그방법
CN102077470B (zh) 采用线性分组码的编码方法、装置及线性分组码生成方法、装置
KR20190134608A (ko) 일반화된 폴라 코드
Popovska-Mitrovikj et al. Some new results for random codes based on quasigroups
CN105871508B (zh) 一种网络编解码方法及系统
CN109391368B (zh) 一种对数据进行交织的方法和交织器
CN101667839A (zh) 交织方法
Borodzhieva et al. Simulation of the Processes of Encoding and Decoding with Linear Block Codes Detecting and Correcting Errors
CN108288968A (zh) 准循环低密度奇偶校验码的编码方法及装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant