CN102543862A - 产生多核心晶粒的光罩组修改 - Google Patents

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Abstract

本发明涉及产生多核心晶粒的光罩组修改。第一光罩组被设计来制作晶粒，而所述的晶粒具有一限定数量的核心。本发明中第一光罩组被修改为一第二光罩组，以适用于制备至少相同数量的晶粒，但相较于之前，这些晶粒则具有至少两倍或是更多的核心数。另外，第一光罩组并定义切割道，以分开一原本所定义的晶粒。改良成第二光罩组时，至少有一切割道，会自一对邻近但原本不同的晶粒之间被移除。同时，定义内核通讯线，用以连接相邻的核心，藉此，使两相邻核心操作时可相互通讯。在晶粒之间并未连接任何实体输入/输出焊垫，因此核心之间的讯号不会传输至核心之外。本发明的内核通讯线可用以作电源管理，或用来做为外部处理器总线的分流道。

Description

产生多核心晶粒的光罩组修改
技术领域
本发明涉及一种多核心微处理器设计。
背景技术
近年来，微处理器的发展逐渐趋向于朝多核心微处理器。对于多核心微处理器的设计来说，上市时机及微小化是重要的考虑因素。此外，多核心微处理器的耗电程度也是需要加以考虑，而使其电源管理成为重要的考虑点。最后，因为多核心彼此间，或是与一个芯片组或其他种存储器控制器/总线桥接器之间的联系，是经由一个公用总线，所以总线输送讯号的品质也成为一个重要因素。
发明内容
本发明一方面是要提供一种在半导体晶圆上印刷一多核心晶粒的方法，藉由修改光罩组，使其用于制造只具有一半或更少核心的晶粒。藉由开发或取得一第一光罩组，可用于印刷Q-核心晶粒，其中Q至少为1。通过改良第一光罩组可发展出一第二光罩组，用来印刷P-核心晶粒，其中P至少为Q的两倍。更明确的说，对一个单核心晶粒，Q可以表示为1，对双核心晶粒而言，Q或P表示成2，对一四核心晶粒来说，Q或P被表示成4。
第一光罩组定义切割道(scribe lines)，以分离Q-核心晶粒，并且，这些切割道共同构成一密封环(seal ring)，以环绕每一个Q-核心晶粒。第一光罩组所定义的至少一切割道被移除，并且借着定义对应的内核通讯线，使至少两个可能被切割道所隔离的相邻核心可以彼此连通。所述内核通讯线，是设计用来使至少两个相连的核心可在操作时进行通讯。此外，内核通讯线在配置上，并不和P-核心晶粒的输入/输出焊垫相连通，因此，根据第一光罩组所制作的P-核心晶粒，使讯号通过内核通讯线传输，但不会传输至P-核心晶粒之外
多核心晶粒的半导体晶圆接着以第二光罩组进行制造工艺，包括使用第二光罩组，在半导体晶圆上印刷多核心晶粒，以及沿着先前剩下的切割道，将半导体晶圆上的多核心晶粒切割开。
在另一方面，内核通讯线的配置具有其特别的目的。一方面，这些内核通讯线配置用来使多核心晶粒中的各个核心间可以彼此相互通讯，进而执行多核心晶粒的电源管理。一方面则是，电源管理包含藉由这些核心使电源状态的改变同步化、管理一个共享电压源、和/或是管理一个共享的时钟源。在另一方面，内核通讯线定义一个内部旁通总线(internal bypass bus)，使这些核心避开一外部处理器总线而藉由这些内部旁通总线传输讯号，其中所述的外部处理器总线内连接于多核心晶粒与芯片组之间。另一相关方面，这些核心被配置为当其中一核心驱动外部总线时，其他的核心会经由内部旁通总线听取指令，而不会经由外部总线听取指令。
另一方面，借着修改部份第一光罩组的层数可设计出第二光罩组，更具体的说，所修改的部份层数会少于第一光罩组总层数的一半。进一步就此相关方面来看，只有第一光罩组中的非晶体管(非电晶体)层才会被修改，而开发出第二光罩组。
在另一方面，第二光罩组被设计成与第一光罩组之间有明确的关系。一方面，第一光罩组可用以印刷Q-核心晶粒(即四核心)的M×N矩阵。明确的说，M是一个至少为2的偶数，N至少为1，而第二光罩组被开发成只用来印刷P-核心晶粒，特别是(N×M)/2的P-核心晶粒。可加以变化的，第二光罩组设计成可印刷P-核心晶粒及Q-核心晶粒。在另一种变化中，M是一个至少为3的奇数，N至少为2，且第二光罩组设计成印刷M个Q-核心晶粒，及N×[(M-1)/2]的P-核心晶粒。又一种变化中，M是一个至少为4的偶数，N则至少为2，而第二光罩组的设计，是用来印刷(N×M)/2的Q-核心晶粒，及(N×M)/4的P-核心晶粒。
在另一方面，本发明提供一种以前述定义的制造工艺所生产的多核心晶粒。在一相关方面，通过这些多核心晶粒的配置，来执行内部核心的通讯，可满足前述所定义的一个或多个目的。
附图说明
图1为一方块图，显示本发明一原始光罩组，以印刷一组单核心晶粒为一半导体晶圆上；
图2为一方块图，显示本发明一修改光罩组，以印刷一组单核心晶粒及一组双核心晶粒在半导体晶圆上；
图3显示本发明的流程图的步骤，以将图1中的原始光罩组进行修改，产生图2的改良光罩组；
图4显示本发明的流程图的步骤，以将图1中的原始光罩组进行修改，产生的修改光罩组可制备出全部为多核心的晶粒；
图5为一方块图，显示本发明一双核心光罩组，以印刷一组双核心晶粒于半导体晶圆上；
图6为一方块图，显示本发明一修改后光罩组，以印刷一组双核心晶粒及一组四核心晶粒于半导体晶圆上；
图7显示本发明的流程图的步骤，以将图5中的双核心光罩组进行修改，产生的图6的修改光罩组；及
图8显示本发明的流程图的步骤，以将图5中的双核心光罩组进行修改，产生的修改光罩组可制备出全部为四核心的晶粒。
附图符号说明
100：原始光罩组               102：单核心晶粒
106：水平切割道               108：垂直切割道
200：修改光罩组               204、504：双核心晶粒
212、412：内核通讯线          500：双核心光罩组
600：修改光罩组               604：四核心晶粒
具体实施方式
本发明实施例所描述的方法，用以设计一个用来制作单核心微处理器的光罩，此光罩又可以快速的转换，而用来制作双核心微处理器。此外，本发明实施例的方法，用以设计一个用来制作双核心微处理器的光罩，此光罩又可迅速转换，而用来制作四核心微处理器。此概念可被延伸至用来制作多核心微处理器的光罩设计，甚至可以制作超过四个处理核心。
请参考图1，此方块图显示根据本发明所提供一原始光罩组100，用以在半导体晶圆上印刷一组单核心晶粒102。原始光罩组100包括一组各个光罩(reticles)，或光罩幕(photomasks)，每一光罩或光罩幕，可依据现有的半导体微影技术，印刷一组单核心晶粒102的不同层。例如：在原始光罩组100中个别的光罩可以分别用来印刷金属层、内连接线层、半导体(如：硅)层等等，以制造出晶体管(或其他元件)，并使其产生内连接。
原始光罩组100包含由水平切割道106及垂直切割道108交错的形成的方格，以定义并实行单核心晶粒102彼此间的切割。例如，在图1实施例中的原始光罩组100，可用以印刷九个单核心晶粒102，如图所示，其空间配置为3×3的矩阵。然而，可以预期的，在其他实施例中，单核心晶粒102的矩阵也可以有不同的大小。切割道106/108相当宽，以提供一安全区域。此安全区域使晶粒102两侧被切割的地方，在进行切割时，不会危及晶粒102本身的完整性。切割时，通常是使用晶圆切割机来分离个别的单核心晶粒102。每一晶粒102的四边由部份切割道106/108围绕，而形成一密封环。
请参考图2，此方块图显示本发明所提供的一修改光罩组200，用以印刷半导体晶圆上的一组单核心晶粒102，及一组双核心晶粒204。特别的是，在图2的实施例中，显示三个一组的单核心晶粒102，及三个一组的双核心晶粒204。换言之，相同数量的核心(九个)，可以使用图1的原始光罩组100，及图2的修改光罩组200来印刷。然而，图1中原始光罩组100可用以印刷九个晶粒102，而修改光罩组200可用以印刷六个晶粒：三个单核心晶粒102及三个双核心晶粒204。图2中的修改光罩组200与图1中原始光罩组100相似，但个别光罩中的子集合(subset)将以图3所述的流程图改良，用以定义内核通讯线(inter-core ommunication wires)212。
请参考图3的流程图，显示依据本发明的一实施例，将图1的原始光罩组100加以修改以产生图2的修改光罩组200的步骤。流程始于方块302。
在方块302中，设计一第一光罩组，例如图1中的原始光罩组100，用以印刷一组单核心晶粒，如同图1中所示的单核心晶粒102。第一光罩组包括切割道，用以定义及实行单核心晶粒的分离，并且，这些切割道共同构成密封环(seal ring)，环绕于每一个单核心晶粒。接着进行方块304的流程。
在方块304中，修改由方块302所产生的第一光罩组的部份光罩，以产生第二光罩组，如同图2中的修改光罩组200，使第二光罩组可用以印刷一组单核心晶粒及一组双核心晶粒，如同图2中的单核心晶粒102及双核心晶粒204。借着移除至少一条切割道，比如图1中的切割道108，并修正光罩组相对应的部分，改成定义通讯线，比如图2中的内核通讯线212，以连接两个相邻的核心，两相邻核心在修改前的设计中，原本会被切割道所分离。换言之，对于光罩子组的改良，是移除掉原本用来将两相邻核心隔离的部份密封环，而改成定义内核通讯线212，使两个原本要被分离的核心可以彼此通讯(例如，可用于限制操作、同步化电源状态或总线旁通(bus bypass)，以下会再详细讨论)。因此，由于图2中的修改光罩组200，于两相邻核心之间，目前没有定义任何切割道108，修改光罩组200便可定义单一的双核心晶粒204，其是由先前的两个单核心晶粒102所产生出来的。要注意的是，在剩余的核心之间，也就是单核心晶粒的核心之间，密封环则会完整保留，如图2中的单核心晶粒102。
在一实施例中，两个核心之间的内核通讯线212，在实作时会设置一个全面(或相对全面)并联的旁通总线，其具有多个内核通讯线，使每一相关组别的处理器总线讯号，可以在内部核心相互通讯。像这样平行旁通总线的例子可参考2010年12月22日提出申请的美国专利申请案，申请序号为61/426470，标题为「多核心内部的旁通总线(Multi-Core Internal Bypass Bus)」。其中对旁通总线有详细的叙述，可供参考。
在另一实施例中，两个核心之间的内核通讯线212则包含一个较小范围的通讯线组。比如，在2010年12月22日申请的美国专利申请案，序号为61/426,470，标题为「多核心处理器的共享电源的分配管理(DistributedManagement of a Shared Power Source to a Multi-Core Processor)」(CNTR.2534)，其中叙述了相对较小范围的一组的内核通讯线212，用以交换每一核心所需要的电压识别值(voltage ID；VID)。甚至范围更小的一组的内核通讯线212，也足以适用，例如，CNTR.2534的图2中所描述的一通讯序列接口，就可以用于内部晶粒间的通讯。
内核通讯线212使两个相连接的核心在操作时可以相互沟通。内核通讯线212并未连接到双核心晶粒的I/O(输入/输出)焊垫。因此，内核通讯线212并不会将讯号从双核心晶粒输出。如前所述，在一实施例中，第一光罩组是以3×3矩阵排列的单核心晶粒，而第二光罩组产生三个双核心晶粒及三个单核心晶粒。概括来说，第一光罩组是单核心晶粒以M×N矩阵排列，假如M是奇数，第二光罩组会产生N×[(M-1)/2]个双核心晶粒，及N个单核心晶粒，图2中所示的实施例即为此种情形。假如M是偶数，第二光罩组产生(N×M)/4个双核心晶粒及(N×M)/2个单核心晶粒。另一实施例中，第二光罩组产生(N×M)/2个双核心晶粒，相关叙述如图4的流程图中，方块404中的内容。接着进行方块306。
在方块306中，制造者依据方块304所产生的第二光罩组，在晶圆上制作出晶粒。制造者接着沿剩下的切割道将晶粒分开，以产生单核心或双核心晶粒。在另一实施中，制造者使用第二光罩组来生产双核心晶粒，如图4的流程图中方块406中的相关叙述。整个流程会在方块306结束。
更广义的说，根据一实施例，一个非全高的密封环(non-full height sealring)会产生，并围绕于双核心晶粒204中各个核心的周围，而一个全高密封环(full height seal ring)会产生并围绕整个双核心晶粒204的周围。
请参照图4，此流程图，是显示依据本发明，将图1的原始光罩组100修改而产生一修改光罩组的步骤。所述修改光罩组所制备的全为双核心晶粒。流程自方块302开始，与图3的方块302所述的内容相似。流程继续由方块302进行至方块404。
在方块404中，设计者针对依据方块302所产生的第一光罩组进行修改，借着修改部份第一光罩组的层数，可设计出第二光罩组，用以印刷一组双核心晶粒，例如图2中的双核心晶粒204。其中，借着移除至少一条切割道，比如图1中的切割道108，并且修正光罩组相对应的部分，改成定义通讯线，例如图2中的内核通讯线212。此内核通讯线会连接两个相邻的核心，两相邻的核心在未修改的设计中，原本会被切割道所隔离。换言之，对于光罩子组的修改，是移除掉原本用来将两相邻的晶粒隔开的部份密封环，而改成定义内核通讯线212，使两个原本要被隔离的核心可以彼此通讯(例如，可用于限制操作、同步化电源状态或总线旁通(bus bypass)，以下会再详细讨论)。因此，修改后的光罩组，在两相邻核心间不会有任何的切割道108。如此一来，可将先前拿来制作两个单核心晶粒102的图案，改成制作一个双核心晶粒204。在操作时，通讯线212使两个相邻的核心可以彼此沟通。通讯线212并未连接至双核心晶粒的I/O焊垫，因此，讯号不会传输至双核心晶粒之外。图4的实施例，是有关修改用来印刷M×N矩阵的单核心晶粒的第一光罩组，其中M为偶数。由此修改后的第二光罩组，则可用来制作(N×M)/2个双核心晶粒。接着进行方块406。
在方块406中，制造者利用方块404所生产的第二光罩组，在一晶圆上制备晶粒。接着，制造者沿着先前剩下的切割道将晶粒切开，以产生双核心晶粒。流程结束于方块406。
此处叙述了内核通讯线212几种不同的用途，然而，内核通讯线212的利用并不以此为限。其中一个用途是，在内核通讯线212上，提供一个内部旁通总线，以克服外部处理器总线讯号传输品质不佳的问题。其中，外部处理器总线是连接于核心及其他系统元件之间。所谓的系统元件，例如是一芯片组。在CNTR.2503中所描述的旁通总线中，当一个核心侦测到其所在晶粒上的其它核心，正在驱动外部总线时，该核心会经由内部旁通总线，而不是经由外部总线，来听取其它核心的讯息。另一个用途是提供侧通道带(sideband)通讯线，以实现多核心电源管理规划，其所产生的功能例如：共享电压识别(VID)、锁相回路(phase-locked loop；PLL)改变协调、及C-状态(电源状态)转变的同步化。有关内核通讯线212应用于上述目的更详细的描述，可参考CNTR.2534以及所申请美国专利，序号61/426470，申请日为2010年12月22日，标题为「在多核心处理器中的分散式电源管理分布(Decentralized Power Management Distributed Among Multiple ProcessorCores)」(CNTR.2527)的章节。
根据一更进阶的光罩修改实施例，第一光罩组用来印刷一3×3矩阵的单核心晶粒，称为核心B。核心B的设计中并未包含总线接口架构(例如：适当的旁通总线多路传输，或是内核心通讯线收发器)来适应于双核心晶粒操作。例如，核心B的设计可以利用如CNTR.2503图2所显示的总线接口架构，图2中同时描述了现有的处理器核心总线接口架构，其并不适用于旁通总线通讯。在CNTR.2503中，也描述多种修改的实施例，或是处理器核心总线接口，其可适用于旁通总线通讯。
接着描述更进阶修改光罩的实施例，在一个中间过程的修改光罩组中，借着使用核心B设计中的备用晶体管及栅极，可制作出适用于旁通总线通讯的各个元件(如同CNTR.2503中所描述的一实施例)。在一实施例中，包含70层的第一光罩组中，有大约25个金属及通道层(metal and via layers)被初步修改，至于晶体管层并不会被修改，藉此使核心适用于旁通总线通讯。利用初步修改的光罩组所制造的单核心晶粒，以核心Y称之。在上述过程中被修改的光罩组，有5层会被进一步的修改，而制作出一个修改完成的光罩组，也就是第二光罩组，用以印刷一矩阵。其会具有3个单核心Y晶粒，以及3个暂称为核心X的双核心晶粒。修改后的光罩组，所定义的每一个双核心晶粒X，具有连接两核心之间的通讯线。这5层包含了位于最上层，且设置有内核心通讯线的金属层及通道层，以及另外三个凸块及保护层，用来提升可靠度。例如，借着在切割道区域中增加一些假凸块(dummy bump)来提升物理稳定性(physical stability)。
通过将上述的技术延伸，可进一步将双核心设计转变为四核心设计，以下对此进行相关描述，并请参考图5至图8。
请参照图5，此图为一方块示意图，显示根据本发明所提供一双核心光罩组500，用以在一半导体晶圆上印刷一组双核心晶粒504。图5中的双核心光罩组500，除了个别的晶粒是双核心晶粒504，而非单核心晶粒102外，此图中很多部份都与图1中的单核心光罩组100相似。双核心光罩组500也可以是原始光罩组100修改后的产物，而原始光罩组100是针对单核心晶粒所设计。
在一实施例中，双核心光罩组500架构了每一双核心晶粒504，其包括了在两核心之间原本就有的内核心通讯线。此原本具备的内核心通讯线，在具体实施中，可以是一个相对上范围较全面的内部旁通总线，例如在CNTR.2503申请案中描述。或者，也可以是一较小范围的内核心通讯线组，例如在CNTR.2534申请案中，只会设置在双核心晶粒504的两个核心之间。在另一实施例中，双核心光罩组500定义每一双核心晶粒共用一组焊垫，且具有一总线接口架构，就像CNTR.2503图6中所显示的双生核心对(twin corepair)一样。在另一实施例中，双核心光罩组500定义一双核心晶粒504，具有一共用的L2快取存储器(level-2cache memory)。
请参考图6，此方块图显示依据本发明的修改后光罩组600，用以印刷一组双核心晶粒504及一组四核心晶粒604于一半导体晶圆上。特别的是，图6的实施例显示一组3个双核心晶粒504及一组3个四核心晶粒604。换言之，相同的核心数，即18个，可以利用图5的双核心光罩组，及图6的修改光罩组600来印刷。然而，图5的双核心光罩组500也可用来印刷9个晶粒504，而图6中的修改光罩组600则用来印刷6个晶粒：3个双核心晶粒504及3个四核心晶粒604。修改后光罩组600与图5中的双核心光罩组500相似，然而，个别光罩的子组可根据图7的流程图进一步修改，以包括含内核通讯线412。
内核心通讯线412不同的用途将根据不同的实施例详细描述于CNTR.2503，CNTR.2527，与CNTR.2534等文献中。更进一步的应用，则描述于序号为61/426470的美国专利申请案，申请日为2010年12月22日，发明名称为「动态多核心为处理器结构(Dynamic Multi-Core MicroprocessorConfiguration)」(CNTR.2553)，以及发明名称为「多核心处理器中的动态及选择性的核心封闭(Dynamic and Selective Core Disablement in a Multi-CoreProcessor)」(CNTR.2536)的章节中。
在一实施例中，内核通讯线412结合原本就有的内核通讯线212，使四核心晶粒604中的每一个核心相互连接，以便根据协同式点对点合作模型(collaborative peer-to-peer coordination model)，在每一对核心之间，进行直接电源管理的通讯。CNTR.2527针对两个核心之间的电源管理，描述了协同式点对点合作模型、以及主导合作模型(master-mediated coordination model)，并且，在该文中的图16，显示了四核心晶粒具有支持上述任一种合作模式的能力。
在另一实施例中，内核通讯线412用来连接上述一特殊双核心晶粒504其中单一个核心，并且连接至上述另一个特殊双核心晶粒504中的单一个核心。例如，在每个不同的双核心晶粒504中，任一核心对于该晶粒来说，皆可作为主导核心(master)，每一主导核心与其原本成对的核心，是经由原本的内核通讯线412来连接。但是在这个实施例中，有一组额外的内核通讯线412，可以使两个主导核心相互连接。CNTR.2527叙述了多种四核心晶粒，其间的核心都是以上述方式连接。
在本发明又一实施例中，单一组的内核通讯线412，用来连接上述一特殊双核心晶粒504中的一双生核心对(twin core pair)，并且连接上述另一特殊双核心晶粒504中的一双生核心对。CNTR.2503中的图8显示了这一类型的实施例。
在另一实施例中，两对内核通讯线412用来增加架构的弹性、重复性、及/或可靠度。一对内核通讯线412将一先前的双核心晶粒504中的每一个核心，连接于另一个双核心晶粒504中的「互补」核心。除了两对原本的内核通讯线212之外，内核通讯线412，还将前述不同的双核心晶粒504的内部核心连接在一起。CNTR.2534描述了一处理器，具有两个双核心晶粒，其中，每个晶粒中的每一个核心，以相同的方式连接。在一个对应的四核心晶粒的实施例中，一个类似于CNTR.2534中所描述的互补架构将加以应用。
在另一实施例中，将提供一组内核通讯线212，用来连接一指定的主导核心、以及另外三个核心的每一个。在本实施例中，非主导的核心彼此间将不会以内核通讯线相连接。在最后这个实施例中，对于这种四核心晶粒的光罩，最好是直接从用来制作单核心晶粒的光罩来开发，而非由制作双核心晶粒的光罩来进行。
要注意的是，虽然对于许多这样的实施例来说，四核心晶粒604中，个别的核心无法与同一晶粒中的其他核心直接相互通讯，但仍可藉由通讯线的配置，间接的通过四核心晶粒604中其它的一个或多个核心，而与同晶粒中的其他核心进行通讯。
请参照图7，显示一实施例的流程图步骤，用以改良图5中双核心光罩组500，以产生本发明图6中所示的修改光罩组600。流程开始于方块702。
在方块702中，设计者开发一双核心光罩组，如图5中的双核心光罩组500，用以印刷一组双核心晶粒，如图5中所示的双核心晶粒504。双核心光罩组定义切割道，以分离双核心晶粒，并共同构成一密封环，环绕于每一双核心晶粒。流程继续至方块704。双核心光罩组本身可以由原始光罩组来修改，其产生的方式与图4中的方块302及方块404中的内容相符，而所述的原始光罩组是针对单核心晶粒的制造工艺而设计的。
在方块704中，设计者修改依据方块702所产生的双核心光罩组，借着修改部份双核心光罩组的层数，而产生一修改光罩组，如图6中的光罩组600，修改光罩组可印刷一组双核心晶粒及一组四核心晶粒，如同图6中的双核心晶粒504及四核心晶粒604。借着移除至少一条切割道，比如图5中的切割道108，并修正光罩组相对应的部分，改成定义通讯线，如图6中的内核通讯线412，藉此连接相邻的双核心晶粒中的核心，所述的两个双核心晶粒为先前所定义的不同晶粒。两个相邻的双核心晶粒在未修改的设计中，原本是会被切割道所分离。换言之，对于光罩子组的修改，是移除掉原本用来将两相邻的双核心晶粒隔离的部份密封环，而改成定义出内核通讯线412，使两对原本设计中要被隔离的核心，可以彼此通讯(例如，可用于同步化电源状态、或总线旁通(bus bypass)的目的，如本发明所述)。如此，由于目前图6中的修改光罩组600，于不同的两相邻双核心晶粒间，并未定义任何切割道108，修改光罩组600便可用来定义单一的四核心晶粒604，其中会包括原本设计中的两个双核心晶粒504。要注意的是，在剩余的两个双核心晶粒之间，密封环则会完整保留，例如图6中的双核心晶粒504。操作时，通讯线412可使四个核心相互沟通。通讯线412并未实体连接于四核心晶粒的I/O焊垫，因此，讯号不会传输至四核心晶粒之外。如前面所讨论的，在一实施例中，双核心光罩组的双核心晶粒是以3×3矩阵排列，而修改后的光罩组产生3个四核心晶粒及3个双核心晶粒。概括的说，双核心光罩组是用以制作以M×N矩阵排列的双核心晶粒，若M为奇数，则修改后的光罩组可以制作N×[(M-1)/2]个四核心晶粒，及N个双核心晶粒，图6所示的实施例即为一例。假如M是偶数，则修改后的光罩组可制作(N×M)/4个四核心晶粒，及(N×M)/2个双核心晶粒。在另一实施例中，修改后的光罩组可制作(N×M)/2个四核心晶粒，其相关叙述如图8流程图中方块804的内容。流程进行至方块406。
在方块706中，制造者使用方块704所产生的修改光罩组，在晶圆上制作出晶粒。接着，制造者沿着先前剩下的切割道将晶粒分开，以产生双核心或四核心晶粒。在另一实施例中，制造者使用修改光罩组来产生的都是四核心晶粒，相关叙述如图8流程图中，方块806中的内容。在方块706流程结束。
请参照图8，显示流程图的步骤，依据本发明所示将图5中的双核心光罩组500进行修改，产生一修改后光罩组，使产生的晶粒全为四核心晶粒。流程自方块702开始，与图7的方块702所述的内容相似。流程继续由方块702进行至方块804。
在方块804中，设计者改良依据方块702所产生第一光罩组，修改第一光罩组中的部份层数，以产生一修改光罩组。修改光罩组可用以印刷一组四核心晶粒，如图6中的四核心晶粒604。借着移除至少一条切割道，如图5中的切割道108，并修正光罩组相对应的部分，改成定义通讯线，如图6中的内核通讯线412，可以连接两个相邻的双核心晶粒的中的核心。在修改前的设计中，两相邻的核心原本应该会被移除掉的切割道所隔离。换言之，对于光罩子组的修改，是移除掉原本用来将晶粒隔离的部份密封环，并改成定义内核通讯线412，使两对原本应该被分开的核心可以彼此通讯(可应用于此处所述的同步化电源状态、或总线旁通(bus bypass)等目的)。因此，由于修改光罩组600在两相邻双核心之间没有定义任何切割道108。所以可将原本用来定义两个双核心晶粒504的图案，修改为用来制作单一的四核心晶粒604。操作时，通讯线412可使四核心之间彼此沟通。通讯线412并未实体连接于四核心晶粒的I/O焊垫，因此讯号不会传输到四核心晶粒之外。图8的实施例，是关于修改双核心光罩组，以用来印刷M×N矩阵排列的双核心晶粒，其中，M为偶数，则修正后的修改光罩组可用以产生(N×M)/2个四核心晶粒。流程继续至方块806。
在方块806中，制造者依据方块804所产生的修改后光罩组，在一晶圆上制备晶粒。接着，制造者沿先前剩下的切割道将晶粒分开，以产生四核心晶粒。并于方块806结束流程。
除了上述的优点之外，本发明的设计及制造方法的另一个优点，是不需要在晶粒上，增加额外的焊垫，而是在核心与核心之间制作内核通讯线。更特别的是，可将原本的多个晶粒的实体，整合而并为单一个晶粒的实体。由CNTR.2503的图3及图4的实施例可以观察到，在该实施例中，为达到双核心微处理器改善讯号品质的目的，藉由提供内部旁通总线，避免增加额外的实体焊垫，而制作两个核心之间的旁通总线。这提供了一个好处，就是可以在焊点数有限制的条件下，解决了两核心之间需要藉由焊点来相互通讯的问题。
虽然前述的本发明诸多实施例可用以快速地修改光罩，以产生双核心晶粒及四核心晶粒，但是不难想见，在其它更多的实施例中，只要通过将上述修改光罩的流程所揭示的技术再加以利用，就可产生具有更大数量核心的多核心晶粒。
本发明的不同实施例已于本说明书中描述，上述实施例可由说明书中所举实例而了解，但并不用来限制本发明。对于本领域的技术人员，在不脱离本发明范畴的情况下，于形式及细节上所做的变化为显而易见。例如，可使用的软件，如：功能、制造、模型、模拟、描述和/或装置的测试和本发明所述的方法。可伴随通过一般程式语言的应用(如：C，C++)、硬件描述语言(HDL)，包括Verilog HDL、VHDL等，或其他有效的软件。此类软件可以被装设在任何已知电脑有用的媒体，如磁带、半导体、磁盘或光盘(如：CD-ROM、DVD-ROM等等)、网络、有线无线或其他通讯媒体。此处所描述的结构及方法的实施例，可被包含在半导体知识产权核心，比如微处理器核心(例：在HDL中的具体实施或说明)，及转移到集成电路产品中的硬件。此外，本发明所描述的结构及方法可结合于软件及硬件而实施。因此，本发明虽以较佳实例阐明如上，然其并非用以限定本发明精神与发明实体仅止于上述实施例。特别是，本发明可能被应用在一般计算机的微处理器元件。最后，本领域的技术人员，可轻易使用本发明所揭示的概念及实施例作为基础，来设计或改良其他的结构，来达到与本发明相同的功效，在不脱离本发明的精神与范畴内所作的修改，均应包含在本申请的权利要求内。

Claims (27)

1.一种产生一光罩组的方法，以印刷多核心晶粒于一半导体晶圆上，该方法包括：
开发一第一光罩组，以印刷Q-核心晶粒，其中该第一光罩组定义多条切割道，以区分该些Q-核心晶粒，其中，该切割道共同构成一密封环，以环绕于每一Q核心晶粒，其中，Q至少为1；
修改该第一光罩组中的部分层数，以产生一第二光罩组，以印刷P-核心晶粒，其中，该修改包括移除该第一光罩组中，至少一切割道，及定义内核通讯线，以连接至少两个相邻的核心，该二相邻核心原本将会被该已移除的切割道所分隔，其中，P至少为Q的两倍；
其中，该内核通讯线配置时，使至少两个相连接的核心在操作时相互通讯；
其中，该内核通讯线配置时，并不与P-核心晶粒的实体输入/输出焊垫相连接，以使得一依据该修改光罩组所制造的P-核心晶粒中，经由该内核通讯线传输的讯号不会传输至该P-核心晶粒之外。
2.如权利要求1所述的方法，还包括：
制备一多核心晶粒的半导体晶圆，制备时，是利用该第二光罩组。
3.如权利要求2所述的方法，其中，利用该第二光罩组制备该多核心晶粒的半导体晶圆时，还包括：
利用该第二光罩组，印刷该多核心晶粒于该半导体晶圆上；及
切开该半导体晶圆上的该些多核心晶粒，沿着该些剩下的切割道。
4.如权利要求1所述的方法，其中，Q等于1且P等于2。
5.如权利要求1所述的方法，其中，Q等于2且P等于4。
6.如权利要求1所述的方法，还包括定义至少一部分该些内核通讯线，使该多核心晶粒的核心配置时能彼此通讯，以执行该多核心晶粒的电源管理。
7.如权利要求6所述的方法，其中，所述执行该多核心晶粒的电源管理包括同步化该些核心的电源状态变化。
8.如权利要求6所述的方法，其中，所述执行该多核心晶粒的电源管理包括管理一共享电压源。
9.如权利要求6所述的方法，其中，所述执行该多核心晶粒的电源管理包括管理一共享时钟源。
10.如权利要求1所述的方法，还包括定义至少一部分内核通讯线作为一内部旁通总线，使该些核心避开用来连接该多核心晶粒及一芯片组的一外部总线，而藉由该内部旁通总线来传输讯号。
11.如权利要求10所述的方法，其中，该些核心被配置为当其中一核心驱动该外部总线时，其他的核心是经由该内部旁通总线听取指令，而非经由该外部总线听取指令。
12.如权利要求1所述的方法，其中，该第一光罩组用来印刷一Q-核心晶粒的M×N矩阵，该第二光罩组用来印刷(N×M)/2个P-核心晶粒，其中，M为偶数且至少为2，N至少为1。
13.如权利要求1所述的方法，其中，该第一光罩组用来印刷一Q-核心晶粒的M×N矩阵，该第二光罩组用来印刷P-核心晶粒及Q-核心晶粒。
14.如权利要求13所述的方法，其中，该第二光罩组用以印刷Nx[(M-1)/2]个P-核心晶粒及M个Q-核心晶粒，其中，M为奇数且至少为3，而N至少为2。
15.如权利要求13所述的方法，其中，该第二光罩组用以印刷(NxM)/4个P-核心晶粒及(NxM)/2个Q-核心晶粒，其中，M为偶数且至少为4，而N至少为2。
16.如权利要求1所述的方法，其中，所述的修改该第一光罩组中部分层数以产生该第二光罩组的步骤，还包括只修改该第一光罩组中的非晶体管层。
17.如权利要求1所述的方法，其中，所述修改该第一光罩组中部分层数以产生该第二光罩组的步骤，还包括修改的层数少于该第一光罩组一半的层数。
18.一种多核心晶粒产生的制造工艺，包括：
开发一第一光罩组，以印刷Q-核心晶粒，其中该第一光罩组定义多条切割道，以分离该些Q-核心晶粒，其中，该些切割道共同构成一密封环，以环绕于每一Q核心晶粒，其中，Q至少为1；
修改该第一光罩组中的部分层数，以产生一第二光罩组，以印刷P-核心晶粒，其中，所述的修改步骤包括移除该第一光罩组中，至少一切割道，及定义多个内核通讯线，以连接至少两个相邻的核心，该二相邻核心原本将会被已移除的该切割道分开，其中，P至少为Q的两倍；
印刷该多核心晶粒于一半导体晶圆上，利用该第二光罩组；及
切开该半导体晶圆上的该些多核心晶粒，沿着该些剩下的切割道。
19.如权利要求18所述的多核心晶粒制造工艺，其中：
上述的导线，使该至少两核心相互连接于操作时相互通讯；及
上述的导线并不与该P-核心晶粒的实体输入/输出焊垫相连接，以使得经由该内核通讯线传输的讯号不会传输至该P-核心晶粒之外。
20.如权利要求18所述的多核心晶粒制造工艺，还包括定义至少一部分该些内核通讯线，使该多核心晶粒的核心彼此通讯，以执行该多核心晶粒的电源管理。
21.如权利要求18所述的多核心晶粒制造工艺，其中至少一部分内核通讯线作为一内部旁通总线，以使该些核心避开内连接于该多核心晶粒及一芯片组的一外部总线，而藉由该内部旁通总线来传输讯号，并支持一多核心处理器的通讯协定。
22.如权利要求18所述的多核心晶粒制造工艺，其中，该第一光罩组用以印刷以MxN矩阵排列的Q-核心晶粒，该第二光罩组用以印刷(NxM)/2个P-核心晶粒，其中，M为偶数且至少为2，而N至少为1。
23.如权利要求18所述的多核心晶粒制造工艺，其中，该第一光罩组用以印刷以MxN矩阵排列的Q-核心晶粒，该第二光罩组用以印刷P-核心晶粒及Q-核心晶粒。
24.如权利要求23所述的多核心晶粒制造工艺，其中，该第二光罩组用以印刷Nx[(M-1)/2]个P-核心晶粒及M个Q-核心晶粒，其中，M为奇数且至少为3，而N至少为2。
25.如权利要求23所述的多核心晶粒制造工艺，其中，该第二光罩组用以印刷(NxM)/4个P-核心晶粒及(NxM)/2个Q-核心晶粒，其中，M为奇数且至少为4，而N至少为2。
26.如权利要求18所述的多核心晶粒制造工艺，其中，所述的修改该第一光罩组中部分层数以产生该第二光罩组的步骤，还包括只修改该第一光罩组中的非晶体管层。
27.如权利要求18所述的多核心晶粒制造工艺，其中，所述修改该第一光罩组中部分层数以产生该第二光罩组的步骤，还包括修改的层数少于该第一光罩组一半的层数。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117976567A (zh) * 2024-04-01 2024-05-03 华羿微电子股份有限公司 一种双芯连划map取片产品的加工方法及设备

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8631256B2 (en) 2010-12-22 2014-01-14 Via Technologies, Inc. Distributed management of a shared power source to a multi-core microprocessor
US8635476B2 (en) 2010-12-22 2014-01-21 Via Technologies, Inc. Decentralized power management distributed among multiple processor cores
US8637212B2 (en) 2010-12-22 2014-01-28 Via Technologies, Inc. Reticle set modification to produce multi-core dies
US9460038B2 (en) 2010-12-22 2016-10-04 Via Technologies, Inc. Multi-core microprocessor internal bypass bus
US8930676B2 (en) 2010-12-22 2015-01-06 Via Technologies, Inc. Master core discovering enabled cores in microprocessor comprising plural multi-core dies
US8972707B2 (en) 2010-12-22 2015-03-03 Via Technologies, Inc. Multi-core processor with core selectively disabled by kill instruction of system software and resettable only via external pin
US8782451B2 (en) 2010-12-22 2014-07-15 Via Technologies, Inc. Power state synchronization in a multi-core processor
JP5869902B2 (ja) * 2012-02-14 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及びウェハ
US10468369B2 (en) 2017-07-24 2019-11-05 Cerebras Systems Inc. Apparatus and method for securing substrates with varying coefficients of thermal expansion
EP3659055A4 (en) 2017-07-24 2021-04-28 Cerebras Systems Inc. DEVICE AND METHOD FOR MULTI-CHIP CONNECTION
WO2019040273A1 (en) 2017-08-24 2019-02-28 Cerebras Systems Inc. APPARATUS AND METHOD FOR FIXING COMPONENTS OF AN INTEGRATED CIRCUIT
US10923456B2 (en) * 2018-12-20 2021-02-16 Cerebras Systems Inc. Systems and methods for hierarchical exposure of an integrated circuit having multiple interconnected die
US10840216B2 (en) 2019-03-05 2020-11-17 Cerebras Systems Inc. Systems and methods for powering an integrated circuit having multiple interconnected die
US11145530B2 (en) 2019-11-08 2021-10-12 Cerebras Systems Inc. System and method for alignment of an integrated circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
CN1677236A (zh) * 2004-04-02 2005-10-05 鸿富锦精密工业（深圳）有限公司 薄膜工件的切割方法
TW200900849A (en) * 2007-06-29 2009-01-01 United Microelectronics Corp Method for inspecting photomask and real-time online method for inspecting photomask
TW200929443A (en) * 2007-12-31 2009-07-01 Alpha & Omega Semiconductor Reduced mask configuration for power MOSFETs with electrostatic discharge (ESD) circuit protection

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748559A (en) 1979-08-09 1988-05-31 Motorola, Inc. Apparatus for reducing power consumed by a static microprocessor
US5546588A (en) 1992-05-08 1996-08-13 Motorola Inc. Method and apparatus for preventing a data processing system from entering a non-recoverable state
US5485625A (en) 1992-06-29 1996-01-16 Ford Motor Company Method and apparatus for monitoring external events during a microprocessor's sleep mode
US5467455A (en) 1993-11-03 1995-11-14 Motorola, Inc. Data processing system and method for performing dynamic bus termination
US5918061A (en) 1993-12-29 1999-06-29 Intel Corporation Enhanced power managing unit (PMU) in a multiprocessor chip
JP3315012B2 (ja) 1994-09-22 2002-08-19 大日本印刷株式会社 情報記録方法
US6496880B1 (en) 1999-08-26 2002-12-17 Agere Systems Inc. Shared I/O ports for multi-core designs
US6665802B1 (en) 2000-02-29 2003-12-16 Infineon Technologies North America Corp. Power management and control for a microcontroller
US6968467B2 (en) 2000-10-26 2005-11-22 Matsushita Electric Industrial Co., Ltd. Decentralized power management system for integrated circuit using local power management units that generate control signals based on common data
US7058855B2 (en) 2002-07-24 2006-06-06 Infineon Technologies Ag Emulation interface system
US7493417B2 (en) 2002-12-12 2009-02-17 International Business Machines Corporation Method and data processing system for microprocessor communication using a processor interconnect in a multi-processor system
US7191349B2 (en) 2002-12-26 2007-03-13 Intel Corporation Mechanism for processor power state aware distribution of lowest priority interrupt
EP1604288A1 (en) 2003-03-12 2005-12-14 Koninklijke Philips Electronics N.V. Data processing device and method for transferring data
GB2409303B (en) 2003-12-18 2006-10-18 Advanced Risc Mach Ltd Inter-processor communication mechanism
US7308558B2 (en) 2004-01-07 2007-12-11 International Business Machines Corporation Multiprocessor data processing system having scalable data interconnect and data routing mechanism
US7734797B2 (en) 2004-03-29 2010-06-08 Marvell International Ltd. Inter-processor communication link with manageability port
US7451333B2 (en) 2004-09-03 2008-11-11 Intel Corporation Coordinating idle state transitions in multi-core processors
US7257679B2 (en) 2004-10-01 2007-08-14 Advanced Micro Devices, Inc. Sharing monitored cache lines across multiple cores
JP4544081B2 (ja) 2004-11-15 2010-09-15 株式会社デンソー マイクロコンピュータ
US7502948B2 (en) 2004-12-30 2009-03-10 Intel Corporation Method, system, and apparatus for selecting a maximum operation point based on number of active cores and performance level of each of the active cores
US20060171244A1 (en) 2005-02-03 2006-08-03 Yoshiyuki Ando Chip layout for multiple cpu core microprocessor
KR101108397B1 (ko) 2005-06-10 2012-01-30 엘지전자 주식회사 멀티-코어 프로세서의 전원 제어 장치 및 방법
US7568115B2 (en) 2005-09-28 2009-07-28 Intel Corporation Power delivery and power management of many-core processors
US7358758B2 (en) 2005-10-18 2008-04-15 Via Technologies, Inc. Apparatus and method for enabling a multi-processor environment on a bus
CN101390067B (zh) 2006-02-28 2012-12-05 英特尔公司 增强众核处理器的可靠性
CN101433048B (zh) 2006-03-28 2012-11-07 雷帝系统加拿大有限公司 并行多核心计算结构的多媒体处理
US7506184B2 (en) 2006-05-09 2009-03-17 Intel Corporation Current detection for microelectronic devices using source-switched sensors
US7685441B2 (en) 2006-05-12 2010-03-23 Intel Corporation Power control unit with digitally supplied system parameters
US20100325481A1 (en) 2006-10-20 2010-12-23 Freescale Semiconductor, Inc. Device having redundant core and a method for providing core redundancy
JP4945224B2 (ja) 2006-11-30 2012-06-06 株式会社東芝 コントローラ、情報処理装置、および供給電圧制御方法
KR101209252B1 (ko) 2007-02-02 2012-12-06 삼성전자주식회사 전자기기의 부팅 방법 및 부팅 인증 방법
EP2058725A3 (en) 2007-06-11 2015-07-22 Mediatek Inc. Method of and apparatus for reducing power consumption within an integrated circuit
JP4433006B2 (ja) 2007-07-04 2010-03-17 株式会社デンソー マルチコアの異常監視装置
US8046615B2 (en) 2007-10-19 2011-10-25 Denso Corporation Microcomputer system with reduced power consumption
US8024590B2 (en) 2007-12-10 2011-09-20 Intel Corporation Predicting future power level states for processor cores
US7962771B2 (en) 2007-12-31 2011-06-14 Intel Corporation Method, system, and apparatus for rerouting interrupts in a multi-core processor
US8615647B2 (en) 2008-02-29 2013-12-24 Intel Corporation Migrating execution of thread between cores of different instruction set architecture in multi-core processor and transitioning each core to respective on / off power state
US7910265B2 (en) 2008-03-14 2011-03-22 Infineon Technologies Ag Reticle for use in a semiconductor lithographic system and method for modifying the same
US20090307408A1 (en) 2008-06-09 2009-12-10 Rowan Nigel Naylor Peer-to-Peer Embedded System Communication Method and Apparatus
US7650488B2 (en) 2008-06-18 2010-01-19 Intel Corporation Communication between processor core partitions with exclusive read or write to descriptor queues for shared memory space
US8112647B2 (en) 2008-08-27 2012-02-07 Globalfoundries Inc. Protocol for power state determination and demotion
US8103816B2 (en) 2008-10-28 2012-01-24 Intel Corporation Technique for communicating interrupts in a computer system
US8239699B2 (en) 2009-06-26 2012-08-07 Intel Corporation Method and apparatus for performing energy-efficient network packet processing in a multi processor core system
US8358651B1 (en) 2009-09-21 2013-01-22 Marvell International Ltd. Switch device having a plurality of processing cores
US8359436B2 (en) 2009-12-18 2013-01-22 Intel Corporation Core snoop handling during performance state and power state transitions in a distributed caching agent
CN101901177B (zh) 2010-01-22 2012-11-21 威盛电子股份有限公司 多核微处理器及其除错方法
US8195883B2 (en) 2010-01-27 2012-06-05 Oracle America, Inc. Resource sharing to reduce implementation costs in a multicore processor
US20110265090A1 (en) 2010-04-22 2011-10-27 Moyer William C Multiple core data processor with usage monitoring
US8751833B2 (en) 2010-04-30 2014-06-10 Arm Limited Data processing system
US8457920B2 (en) 2010-05-28 2013-06-04 International Business Machines Corporation Performance improvement for a multi-chip system via kerf area interconnect
US8914661B2 (en) 2010-06-30 2014-12-16 Via Technologies, Inc. Multicore processor power credit management in which multiple processing cores use shared memory to communicate individual energy consumption
US8782451B2 (en) 2010-12-22 2014-07-15 Via Technologies, Inc. Power state synchronization in a multi-core processor
US8972707B2 (en) 2010-12-22 2015-03-03 Via Technologies, Inc. Multi-core processor with core selectively disabled by kill instruction of system software and resettable only via external pin
US9460038B2 (en) 2010-12-22 2016-10-04 Via Technologies, Inc. Multi-core microprocessor internal bypass bus
US8635476B2 (en) 2010-12-22 2014-01-21 Via Technologies, Inc. Decentralized power management distributed among multiple processor cores
US8631256B2 (en) 2010-12-22 2014-01-14 Via Technologies, Inc. Distributed management of a shared power source to a multi-core microprocessor
US8930676B2 (en) 2010-12-22 2015-01-06 Via Technologies, Inc. Master core discovering enabled cores in microprocessor comprising plural multi-core dies
US8637212B2 (en) 2010-12-22 2014-01-28 Via Technologies, Inc. Reticle set modification to produce multi-core dies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
CN1677236A (zh) * 2004-04-02 2005-10-05 鸿富锦精密工业（深圳）有限公司 薄膜工件的切割方法
TW200900849A (en) * 2007-06-29 2009-01-01 United Microelectronics Corp Method for inspecting photomask and real-time online method for inspecting photomask
TW200929443A (en) * 2007-12-31 2009-07-01 Alpha & Omega Semiconductor Reduced mask configuration for power MOSFETs with electrostatic discharge (ESD) circuit protection

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117976567A (zh) * 2024-04-01 2024-05-03 华羿微电子股份有限公司 一种双芯连划map取片产品的加工方法及设备

Also Published As

Publication number Publication date
US8637212B2 (en) 2014-01-28
US9099549B2 (en) 2015-08-04
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CN102543862B (zh) 2014-12-10
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US20140084427A1 (en) 2014-03-27

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