CN102468269B - 与cmos工艺兼容的槽屏蔽共面带状线 - Google Patents

与cmos工艺兼容的槽屏蔽共面带状线 Download PDF

Info

Publication number
CN102468269B
CN102468269B CN201110208149.5A CN201110208149A CN102468269B CN 102468269 B CN102468269 B CN 102468269B CN 201110208149 A CN201110208149 A CN 201110208149A CN 102468269 B CN102468269 B CN 102468269B
Authority
CN
China
Prior art keywords
band
metal
strip metal
ground plane
holding wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110208149.5A
Other languages
English (en)
Other versions
CN102468269A (zh
Inventor
林佑霖
颜孝璁
陈和祥
郭晋玮
周淳朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102468269A publication Critical patent/CN102468269A/zh
Application granted granted Critical
Publication of CN102468269B publication Critical patent/CN102468269B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本发明提供一种带状线，所述带状线包括：接地层，在上述衬底上方延伸穿过多个介电层；信号线，在上述衬底的上方，并且位于上述接地层的一侧；第一多条金属带，在上述信号线的下面，并且位于第一金属层中，其中上述第一多条金属带彼此平行，并且彼此以间隔隔开；以及第二多条金属带，在上述信号线的下面，并且位于上述第一金属层上方的第二金属层中。上述第二多条金属带垂直重叠上述间隔。上述第一多条金属带通过上述接地层电连接于上述第二多条金属带，并且没有通孔物理接触上述第一多条金属带和上述第二多条金属带。本发明还提供了一种与CMOS工艺兼容的槽屏蔽共面带状线。

Description

与CMOS工艺兼容的槽屏蔽共面带状线
技术领域
本发明涉及集成电路领域，更具体地，涉及一种槽屏蔽共面带状线。
背景技术
在微波电路应用中，传输线是重要的元件。传输线用于在微波电路的有源器件和无源器件之间提供相互连接，并且也被用作阻抗匹配元件。带状线是广泛应用在单片微波集成电路(MMIC)应用中的传输线中的一种。
带状线应用在MMIC应用中时具有多个优点。首先，由于微带状线由设置在衬底上的导电层形成，因此容易适合于集成电路的制造工艺。因此，带状线能够利用常用的集成电路(例如，互补金属氧化物半导体(CMOS))集成在同一衬底上。
在作为带状线中的一种的传统接地共面波导(GCPW)中，信号线通过插入衬底与信号线之间的接地金属层与下面的衬底屏蔽。应该意识到，即使信号线形成在相应芯片的顶部金属层中，信号线与接地金属层之间的距离仍然非常小。因此，信号线与接地金属层之间的电容较小。GCPW的特性阻抗也较小，其中特性阻抗与GCPW的感应系数和电容的商的平方根成比例。然而，GCPW需要具有与连接器件的特性阻抗相匹配的特性阻抗。这需要减小信号线的宽度或者增加信号线与接地金属层之间的间隔。由于间隔受到顶部金属层与衬底之间的距离的限制，因此金属线的宽度必须非常小，这不仅使工艺困难，并且会导致信号线的电阻不希望地增加。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：衬底；以及带状线，所述带状线包括：接地层，在所述衬底上方延伸穿过多个介电层，并且包括位于所述多个介电层中的多条金属线以及位于所述多条金属线之间并将其相互连接的通孔；第一信号线，在所述衬底的上方，并且位于所述接地层的一侧，其中第一信号线具有平行于所述接地层的第二纵向方向的第一纵向方向；第一多条金属带，在所述第一信号线的下面，并且位于第一金属层中，其中所述第一多条金属带彼此平行，并且彼此以间隔隔开；以及第二多条金属带，在所述第一信号线的下面，并且位于所述第一金属层上方的第二金属层中，其中所述第二多条金属带垂直重叠所述间隔，并且所述第一多条金属带通过所述接地层电连接于所述第二多条金属带，并且没有通孔将所述第一多条金属带中的一条和所述第二多条金属带中的一条物理接触。
在该器件中，在所述衬底的俯视图中，所有间隔完全被所述第二多条金属带覆盖，并且在所述第一条金属带和所述第二多条金属带之间基本没有间隔留下；或者所述第一多条金属带中的一条的边缘部分重叠所述第二多条金属带中的一条的边缘部分，并且所述第一多条金属带中的一条的中央部分与所述第二多条金属带中的一条的中央部分不重叠；或者所述器件还包括下部通孔，用于将所述接地层的底部连接于所述第一多条金属带，其中所述下部通孔通过介电材料与所述第二多条金属带隔开。
在该器件中，在所述衬底的俯视图中，所述第一条金属带和所述第二多条金属带占据矩形区域，基本上全部所述接地层以及基本上全部所述信号线位于所述矩形区域中；或者所述第一金属层为底部金属层(M1)，并且所述第二金属层(M2)直接位于所述底部金属层的上方；或者所述器件还包括第二信号线，在所述接地层的相对侧，并且直接位于所述第一条金属带和所述第二多条金属带的上方。
根据本发明的另一方面，提供了一种器件，包括：半导体衬底；接地层，在所述半导体衬底上方延伸穿过多个介电层，并且包括位于所述多个介电层中的多条金属线以及位于所述多条金属线之间并将其相互连接的通孔，其中所述接地层接地；信号线，位于所述接地层的一侧，并且平行于所述接地层；第一多条金属带，在所述信号线和所述接地层的下面；以及第二多条金属带，在所述信号线和所述接地层的下面，其中所述第一条金属带和第二多条金属带的每一条均包括垂直重叠所述信号线的一部分的第一部分以及垂直重叠所述接地层的一部分的第二部分，并且在所述第一条金属带和所述第二多条金属带的俯视图中，所述第一条金属带和所述第二多条金属带以交替的图案配置。
在该器件中，所述第一条金属带和第二多条金属带的每一条彼此物理断开，没有通孔接触所述第一多条金属带中的任一条和所述第二多条金属带中的任一条；或者所述第一条金属带和所述第二多条金属带接地；或者在所述第一条金属带和所述第二多条金属带的俯视图中，所述第一条金属带和所述第二多条金属带形成矩形区域。
在该器件中，在所述第一多条金属带和所述第二多条金属带的俯视图中，在所述第一多条金属带之间基本上没有间隔未被所述第二多条金属带垂直重叠；或者所述第一多条金属带和所述第二多条金属带位于不同的金属层中；或者所述第一多条金属带和所述第二多条金属带的纵向方向垂直于所述信号线和所述接地层的纵向方向。
根据本发明的又一方面，提供了一种器件，包括：半导体衬底；接地层，在所述半导体衬底上方延伸穿过多个介电层，并且包括位于所述多个介电层中的多条金属线以及位于所述多条金属线之间并将其相互连接的通孔，其中所述接地层接地；信号线，在所述半导体衬底的上方，并且平行于所述接地层；第一导电类型的第一多条阱带，位于所述半导体衬底中；第二阱带，位于所述半导体衬底中，并且将所述第一多条阱带中的两条彼此隔开，并且所述第二阱带为与所述第一导电类型相反的第二导电类型，并且所述多条第一阱带和所述第二阱带的每一条均包括垂直重叠所述信号线的一部分的第一部分以及垂直重叠所述接地层的一部分的第二部分；以及电连接件，将所述第一多条阱带和所述第二阱带电连接于所述接地层。
在该器件中，所述电连接件包括接触栓塞；或者所述器件还包括所述第二导电类型的第二多条阱带，位于所述半导体衬底中，所述第二阱带为所述第二多条阱带中的一条，其中所述第一多条阱带和第二多条阱带以交替的图案配置。
该器件还包括所述第二导电类型的阱区，直接位于所述第一多条阱带和所述第二阱带的下方并接触所述第一多条阱带和所述第二阱带。
在该器件中，所述阱区的底部接触所述半导体衬底，并且所述半导体衬底为所述第一导电类型；或者所述器件还包括所述第一导电类型的附加阱区，位于所述阱区之间并接触所述阱区，其中所述半导体衬底为所述第二导电类型。
附图说明
为了更全面地理解实施例及其优点，结合附图对接下来的说明书进行描述，其中：
图1A示出了根据实施例的槽屏蔽共面带状线的立体图；
图1B和图1C示出了图1A中示出的结构的横截面图；
图1D示出了图1A中示出的结构的俯视图；
图2A示出了根据可选实施例的槽屏蔽共面带状线的立体图；
图2B和图2C示出了图2A中示出的结构的横截面图；以及
图2D示出了图2A中示出的结构的俯视图。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
根据实施例，提供了新的槽屏蔽共面带状线(CPS)。并且，描述实施例的变化。贯穿各种视图以及示例性实施例，相同的参考标号表示相同的元件。
图1A示出了根据实施例的槽屏蔽CPS20的立体图。槽屏蔽CPS20形成在衬底28上方，该槽屏蔽CPS包括一条或者两条信号线22、接地层24、以及接地金属带26(包括26A和26B)。在实施例中，衬底28为半导体衬底，并且包含例如硅、锗等常用的半导体材料。衬底28也可以由例如玻璃的绝缘材料形成，或者由具有介于半导体材料和介电材料之间的电阻率的高电阻材料形成。图1A中示出的结构是半导体芯片的一部分。集成电路30形成于衬底28的表面，并且包括互补金属氧化物半导体(CMOS)器件(未示出)。因此，形成槽屏蔽CPS20的工艺是CMOS工艺的一部分。例如共面波导(CPW)、接地共面波导(GCPW)、共面带状线(CPS)、带状线、MOSFET、MOS电容器、电感器、电容器、电阻器等微波器件34连接于信号线22和接地层24。在图1A中，尽管示出接地层24具有两层，但是其也可以多于两层。信号线22和接地金属带26也形成在作为金属介电层(IMD)的介电层32(图1A中未示出，参照图1B)中。介电层32的材料可以是例如k值低于大约3.0的低k绝缘材料。
图1B示出了图1A中示出的结构的横截面图，其中，该横截面图是沿着图1A中的垂直面横截线1B-1B截取的。接地层24接地。在实施例中，接地层24形成在多个金属层中，包括底部的第三金属层(通常称为M3)、顶部金属层Mtop、以及位于第三金属层和顶部金属层之间的金属层，例如金属层M4。在可选实施例中，接地层24的底层可以高于金属层M3。接地层24包括在多个金属层中的金属线28、以及将金属线互连的通孔30(via)，金属线28和通孔30位于介电层32中。在实施例中，如图1B所示，通孔30为不连续的通孔。在可选实施例中，通孔具有基本上相同的长度(在图1A中信号线22的延伸方向)，因此接地层24为固体金属壁。信号线22、接地层24、以及接地金属带26可以使用公知的镶嵌工艺而形成，并且可以由铜或者铜合金形成。
接地金属带26(包括26A和26B)形成在接地层24下面，并且电连接于接地层24。尽管接地金属带26A和26B也可以形成在高于M1和M2的金属层中，但是在实施例中，接地金属带26A形成在金属层M2中，而接地金属带26B形成在金属层M1中。因此，接地金属带26被接地。每条接地金属带26A通过通孔30连接于接地层24，并且每条接地金属带26B通过金属焊盘/通孔33连接于接地层24。在实施例中，金属焊盘/通孔33通过介电层32与接地金属带26A隔开。在为金属层M1和M2之间的通孔层的层V12中没有通孔将接地金属带26A直接连接于接地金属带26B。换而言之，接地金属带26A和接地金属带26B物理上彼此断开。接地金属带26B垂直地重叠于接地金属带26A之间的空间，并且接地金属带26A垂直地重叠于接地金属带26B之间的空间。如果在俯视图中观看，如图1D所示，接地金属带26B完全重叠于接地金属带26A之间的空间，并且在接地金属带26限定的矩形区域中，通过接地金属带26之间的空间看不到衬底28的任何部分。
再次参照图1B，形成在金属层M1中的接地金属带26A的边缘与形成在金属层M1中的接地金属带26B的边缘垂直对齐。可选地，如虚线边缘27所示，接地金属带26A具有垂直重叠接地金属带26B的边缘部分的边缘部分。然而，接地金属带26A的中间部分与接地金属带26B的中间部分不重叠。
图1C示出了图1A中示出的结构的横截面图，其中，该横截面图是沿着图1A中的垂直面横截线1C-1C截取的。尽管信号线22也可以形成在高于具有接地金属带26A的金属层的任何一个下层中，但是在实施例中，信号线22形成在顶部金属层Mtop中。虚线信号线22示出了信号线22的可选位置。
图1D示出了图1A中示出的结构的俯视图。在实施例中，接地金属带22的纵向方向(例如，x方向)以90度的角度α垂直于信号线22的纵向方向(例如，y方向)。可选地，角度α可以具有小于或者大于90度的其他非零值。接地层24的纵向方向可以平行于或者至少基本上平行于标记为y方向的信号线22的纵向方向。
接地金属带26A和接地金属带26B的数量可以大于2，或者甚至大于4。在实施例中，接地金属带26A和/或接地金属带26B以可选的图案放置。例如，接地金属带26A和接地金属带26B可以均匀地间隔。在可选实施例中，两个相邻的接地金属带26A之间的间隔S1可以与相邻的接地金属带26B之间的间隔S2不同。
图2A至图2D示出了可选实施例。除非特别指定，否则这些实施例中的参考标号表示图1A至图1D中示出的实施例中的相同元件。这些实施例与图1A至图1D中示出的实施例相似，除了在衬底28中形成p-型和n-型阱带来替换接地金属带26。此外，接地层24延伸至直接位于层间绝缘体(ILD)上方的底部金属层(M1)，其中具有接触栓塞45。图2A示出了在衬底28中形成n阱区的立体图，该衬底可以是p型衬底。此外，p阱带42形成在n阱区40中，并且通过n阱区40彼此隔开。以下，将p阱带42之间的部分n阱区40称为n阱带44，并且将p阱带42和n阱带44结合称为槽屏蔽件。每条p阱带42和n阱带44通过接触栓塞45(例如，可以由钨形成)电连接于接地层24。p阱带和n阱带44结合将信号线22与衬底28电屏蔽。由于形成在p阱带42和n阱带44之间的背靠背(以及面对面)P-N节47，没有电流能够穿过p阱带42/n阱带44并且在箭头46示出的方向上流动。此外，信号线22和槽屏蔽件42/44之间的距离增加超过信号线22和接地金属带26之间的距离，并且各个槽屏蔽CPS20的电容理想地减小。在实施例中，例如n阱区40和p阱区42的密度可以在大约1012/cm3和大约1014/cm3之间，但是也可以使用更高或者更低的密度。例如n阱区40和p阱区42的厚度可以在大约0.3μm和大约3μm之间。
图2B示出了图2A中示出的结构的横截面图，其中，该横截面图是沿着图2A中的垂直面横截线2B-2B截取的。可以看出，由于n阱40与衬底28之间的p-n节47，槽屏蔽件42/44与衬底28电绝缘。在可选实施例中，阱区42可以是n型，阱区40可以是p型，并且可以增加额外的n阱区46(以虚线表示)。
图2C示出了图2A中示出的结构的横截面图，其中，该横截面图是沿着图2A中的垂直面横截线2C-2C截取的。图2D示出了图2A中示出的槽屏蔽CPS20的俯视图，并且示出了槽屏蔽件42/44形成垂直重叠接地层24和信号线22的矩形区域。
在实施例中，槽屏蔽CPS20具有单条信号线22。在可选实施例中，位于接地层24的相对侧的信号线22是差分信号线，用于传送差分信号。在又一实施例中，如图1D和2D所示，位于接地层24的相对侧的信号线22通过部分23相互连接，被用作单条信号线。
在实施例中，信号线22通过槽屏蔽件26或者42/44与衬底28屏蔽。由于没有电流能够在图1B和图2A中的箭头46的方向上流动穿过槽屏蔽件26或者42/44，因此可以减小槽屏蔽CPS20的互感系数，并且增加槽屏蔽CPS20的感应系数。这导致槽屏蔽CPS20的特性阻抗增加，这意味着信号线22的宽度能够增加，而没有导致特性阻抗变得过小。此外，信号线22和地(接地层24)之间的间隔在平行于衬底28的顶面的水平方向中，因此有更多的空间来调节间隔。
根据实施例，带状线包括：接地层，在衬底上方延伸穿过多个介电层；信号线，在衬底的上方，并且位于接地层的一侧；第一多条金属带，在信号线的下面，并且位于第一金属层中，其中第一多条金属带彼此平行，并且彼此以间隔隔开；以及第二多条金属带，在信号线的下面，并且位于第一金属层上方的第二金属层中。第二多条金属带垂直重叠间隔。第一多条金属带通过接地层电连接于第二多条金属带，并且没有通孔将第一多条金属带和第二多条金属带直接接触。
根据其他实施例，器件包括：半导体衬底；接地层，在半导体衬底上方延伸穿过多个介电层，并且包括位于多个介电层中的多条金属线以及位于多条金属线之间并将其相互连接的通孔，其中接地层接地；信号线，位于接地层的一侧，并且平行于接地层；第一多条金属带，在信号线和接地层的下面；以及第二多条金属带，在信号线和接地层的下面。第一和第二多条金属带的每一条包括垂直重叠信号线的一部分的第一部分以及垂直重叠接地层的一部分的第二部分。在第一和第二多条金属带的俯视图中，第一和第二多条金属带以交替的图案配置。
根据其他实施例，器件包括：半导体衬底；以及接地层，在半导体衬底上方延伸穿过多个介电层，并且包括位于多个介电层中的多条金属线以及位于多条金属线之间并将其相互连接的通孔，其中接地层接地。器件还包括：信号线，在半导体衬底的上方，并且平行于接地层；第一多条阱带，为第一导电类型，位于半导体衬底中；以及第二阱带，位于半导体衬底中，并且将第一多条阱带中的两个彼此隔开。第二阱带为与第一导电类型相反的第二导电类型。多条第一p阱带和第二阱带的每一条均包括垂直重叠信号线的一部分的第一部分以及垂直重叠接地层的一部分的第二部分。器件还包括将第一多条阱带和第二阱带电连接于接地层的电连接件。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (18)

1.一种集成电路器件，包括：
衬底；以及
带状线，所述带状线包括：
接地层，在所述衬底上方延伸穿过多个介电层，并且包括位于所述多个介电层中的多条金属线以及位于所述多条金属线之间并将其相互连接的通孔；
第一信号线，在所述衬底的上方，并且位于所述接地层的一侧，其中第一信号线具有平行于所述接地层的第二纵向方向的第一纵向方向；
第二信号线，位于所述接地层的与所述第一信号线的相对侧，其中，所述第一信号线和所述第二信号线是传送差分信号的差分信号线；
第一多条金属带，在所述第一信号线和所述第二信号线的下面，并且位于第一金属层中，其中所述第一多条金属带彼此平行，并且彼此以间隔隔开；以及
第二多条金属带，在所述第一信号线和所述第二信号线的下面，并且位于所述第一金属层上方的第二金属层中，其中所述第二多条金属带垂直重叠所述间隔，并且所述第一多条金属带通过所述接地层电连接于所述第二多条金属带，并且没有通孔将所述第一多条金属带中的一条和所述第二多条金属带中的一条物理接触。
2.根据权利要求1所述的集成电路器件，其中在所述衬底的俯视图中，所有间隔完全被所述第二多条金属带覆盖，并且在所述第一多条金属带和所述第二多条金属带之间基本没有间隔留下。
3.根据权利要求1所述的集成电路器件，其中所述第一多条金属带中的一条的边缘部分重叠所述第二多条金属带中的一条的边缘部分，并且所述第一多条金属带中的一条的中央部分与所述第二多条金属带中的一条的中央部分不重叠。
4.根据权利要求1所述的集成电路器件，还包括下部通孔，用于将所述接地层的底部连接于所述第一多条金属带，其中所述下部通孔通过介电材料与所述第二多条金属带隔开。
5.根据权利要求1所述的集成电路器件，其中在所述衬底的俯视图中，所述第一多条金属带和所述第二多条金属带占据矩形区域，基本上全部所述接地层以及基本上全部所述信号线位于所述矩形区域中。
6.根据权利要求1所述的集成电路器件，其中所述第一金属层为底部金属层(M1)，并且所述第二金属层(M2)直接位于所述底部金属层的上方。
7.一种集成电路器件，包括：
半导体衬底；
接地层，在所述半导体衬底上方延伸穿过多个介电层，并且包括位于所述多个介电层中的多条金属线以及位于所述多条金属线之间并将其相互连接的通孔，其中所述接地层接地；
信号线包括第一信号线和第二信号线，位于所述接地层的相对侧，并且平行于所述接地层，其中，所述第一信号线的端部连接至所述第二信号线的端部；
第一多条金属带，在所述信号线和所述接地层的下面并且通过连接件与所述接地层连接；以及
第二多条金属带，在所述信号线和所述接地层的下面并且通过连接件与所述接地层连接，其中所述第一多条金属带和第二多条金属带的每一条均包括垂直重叠所述信号线的一部分的第一部分以及垂直重叠所述接地层的一部分的第二部分，并且在所述第一多条金属带和所述第二多条金属带的俯视图中，所述第一多条金属带和所述第二多条金属带以交替的图案配置。
8.根据权利要求7所述的集成电路器件，其中所述第一多条金属带和第二多条金属带的每一条彼此物理断开，没有通孔接触所述第一多条金属带中的任一条和所述第二多条金属带中的任一条。
9.根据权利要求7所述的集成电路器件，其中在所述第一多条金属带和所述第二多条金属带的俯视图中，所述第一多条金属带和所述第二多条金属带形成矩形区域。
10.根据权利要求7所述的集成电路器件，其中在所述第一多条金属带和所述第二多条金属带的俯视图中，在所述第一多条金属带之间基本上没有间隔未被所述第二多条金属带垂直重叠。
11.根据权利要求7所述的集成电路器件，其中所述第一多条金属带和所述第二多条金属带位于不同的金属层中。
12.根据权利要求7所述的集成电路器件，其中所述第一多条金属带和所述第二多条金属带的纵向方向垂直于所述信号线和所述接地层的纵向方向。
13.一种集成电路器件，包括：
半导体衬底；
接地层，在所述半导体衬底上方延伸穿过多个介电层，并且包括位于所述多个介电层中的多条金属线以及位于所述多条金属线之间并将其相互连接的通孔，其中所述接地层接地；
信号线，包括第一信号线和第二信号线，在所述半导体衬底的上方，并且位于所述接地层的相对侧并平行于所述接地层，其中，所述第一信号线和所述第二信号线为差分信号线；
第一导电类型的第一多条阱带，位于所述半导体衬底中；
第二阱带，位于所述半导体衬底中，并且将所述第一多条阱带中的两条彼此隔开，并且所述第二阱带为与所述第一导电类型相反的第二导电类型，并且所述第一多条阱带和所述第二阱带的每一条均包括垂直重叠所述信号线的一部分的第一部分以及垂直重叠所述接地层的一部分的第二部分；以及
电连接件，将所述第一多条阱带和所述第二阱带电连接于所述接地层。
14.根据权利要求13所述的集成电路器件，其中所述电连接件包括接触栓塞。
15.根据权利要求13所述的集成电路器件，还包括所述第二导电类型的第二多条阱带，位于所述半导体衬底中，所述第二阱带为所述第二多条阱带中的一条，其中所述第一多条阱带和第二多条阱带以交替的图案配置。
16.根据权利要求13所述的集成电路器件，还包括所述第二导电类型的阱区，直接位于所述第一多条阱带和所述第二阱带的下方并接触所述第一多条阱带和所述第二阱带。
17.根据权利要求16所述的集成电路器件，其中所述阱区的底部接触所述半导体衬底，并且所述半导体衬底为所述第一导电类型。
18.根据权利要求16所述的集成电路器件，还包括所述第一导电类型的附加阱区，位于所述阱区之间并接触所述阱区，其中所述半导体衬底为所述第二导电类型。
CN201110208149.5A 2010-11-01 2011-07-22 与cmos工艺兼容的槽屏蔽共面带状线 Active CN102468269B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/917,285 2010-11-01
US12/917,285 US9087840B2 (en) 2010-11-01 2010-11-01 Slot-shielded coplanar strip-line compatible with CMOS processes

Publications (2)

Publication Number Publication Date
CN102468269A CN102468269A (zh) 2012-05-23
CN102468269B true CN102468269B (zh) 2015-09-23

Family

ID=45995767

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110208149.5A Active CN102468269B (zh) 2010-11-01 2011-07-22 与cmos工艺兼容的槽屏蔽共面带状线

Country Status (2)

Country Link
US (2) US9087840B2 (zh)
CN (1) CN102468269B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI437293B (zh) * 2010-08-13 2014-05-11 Nat Univ Tsing Hua 具有接地共平面波導之光通信系統
JP5842368B2 (ja) * 2011-04-11 2016-01-13 ソニー株式会社 半導体装置
US9171798B2 (en) 2013-01-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for transmission lines in packages
US9526163B2 (en) * 2015-03-11 2016-12-20 Intel IP Corporation Device and method for crosstalk reduction in transmission lines
US10224591B2 (en) 2016-09-16 2019-03-05 Viasat, Inc. Flat radio frequency transmission line
WO2018102962A1 (zh) * 2016-12-05 2018-06-14 中国科学院微电子研究所 同轴式差分对硅通孔结构
CN109777733B (zh) * 2019-02-26 2022-02-01 中国人民解放军军事科学院军事医学研究院 微波生物效应照射装置
CN110824181B (zh) * 2019-10-18 2021-10-15 中国航空工业集团公司西安飞行自动控制研究所 一种低电阻敏感器件信号连接方法
CN111349559B (zh) * 2020-03-13 2022-10-14 中国人民解放军军事科学院军事医学研究院 一种小型宽带微波生物效应照射装置
CN114326168A (zh) * 2020-09-30 2022-04-12 华中科技大学 一种带有悬空金属屏蔽线的电光硅基调制器行波电极
US11644696B2 (en) 2021-04-06 2023-05-09 Globalfoundries U.S. Inc. Slotted shields for use with an electro-optical phase shifter

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1396674A (zh) * 2001-07-02 2003-02-12 日本碍子株式会社 叠层介电滤波器
US6614325B1 (en) * 2000-08-31 2003-09-02 Northrop Grumman Corporation RF/IF signal distribution network utilizing broadside coupled stripline

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4776752B2 (ja) * 2000-04-19 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
US7145411B1 (en) * 2002-03-18 2006-12-05 Applied Micro Circuits Corporation Flexible differential interconnect cable with isolated high frequency electrical transmission line
CA2418674A1 (en) * 2003-02-07 2004-08-07 Tak Shun Cheung Transmission lines and transmission line components with wavelength reduction and shielding
US7154161B1 (en) * 2004-04-16 2006-12-26 Newport Fab, Llc Composite ground shield for passive components in a semiconductor die
US7576382B2 (en) * 2005-02-02 2009-08-18 Ricoh Company, Ltd. Semiconductor integrated device and method of providing shield interconnection therein
KR100731544B1 (ko) * 2006-04-13 2007-06-22 한국전자통신연구원 다층배선 코플래너 웨이브가이드
TWI349362B (en) * 2007-12-07 2011-09-21 Realtek Semiconductor Corp Integrated inductor
US8028406B2 (en) * 2008-04-03 2011-10-04 International Business Machines Corporation Methods of fabricating coplanar waveguide structures
US7994609B2 (en) * 2008-11-21 2011-08-09 Xilinx, Inc. Shielding for integrated capacitors
JP2011100989A (ja) * 2009-10-09 2011-05-19 Renesas Electronics Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6614325B1 (en) * 2000-08-31 2003-09-02 Northrop Grumman Corporation RF/IF signal distribution network utilizing broadside coupled stripline
CN1396674A (zh) * 2001-07-02 2003-02-12 日本碍子株式会社 叠层介电滤波器

Also Published As

Publication number Publication date
US9087840B2 (en) 2015-07-21
US20120104575A1 (en) 2012-05-03
US20150325513A1 (en) 2015-11-12
CN102468269A (zh) 2012-05-23
US9831173B2 (en) 2017-11-28

Similar Documents

Publication Publication Date Title
CN102468269B (zh) 与cmos工艺兼容的槽屏蔽共面带状线
CN103311217B (zh) 半导体的3d传输线
KR100420893B1 (ko) 신호전파손실을저감하기위한마이크로파집적회로수동소자구조체및방법
US7994609B2 (en) Shielding for integrated capacitors
EP2347435B1 (en) Integrated capacitor with grid plates
KR101172783B1 (ko) 용량 소자 및 반도체 장치
JP2005142531A (ja) Ｍｉｍ構造抵抗体を搭載した半導体装置
US9000554B2 (en) Semiconductor device
US10483383B2 (en) Semiconductor device including a gate contact structure
US10770451B2 (en) Thin-film ESD protection device
KR101337075B1 (ko) 집적 커패시터의 차폐
CN101359663B (zh) 多层电容器及其制造方法
CN106373960A (zh) 半导体器件及其制造方法
CA2550882A1 (en) Capacitor
US10453774B1 (en) Thermally enhanced substrate
KR20170059649A (ko) 높은 q-인자를 갖는 인덕터 및 이를 포함하는 알에프 집적회로
CN107534063B (zh) 一种低损耗耦合电容器的装置和方法
CN101814645A (zh) 耦合微条线结构及其制造方法
US8357990B2 (en) Semiconductor device
US20040089949A1 (en) Semiconductor device with an improved transmission line
CN1996595A (zh) 用于集成电路的电容结构
US7550853B2 (en) Electrical isolation of monolithic circuits using a conductive through-hole in the substrate
JP2010199220A (ja) 積層チップ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant