CN102456578A - 高压晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种高压晶体管及其制造方法。高压晶体管的制造方法包括：在每个高压晶体管的P型衬底上形成掩埋P型注入物，每个高压晶体管包括源极和漏极，掩埋P型注入物与源极相邻，且掩埋P型注入物在栅极下延伸；在每个高压晶体管的P型衬底和掩埋P型注入物上积淀低掺杂外延层，低掺杂外延层从源极延伸到漏极；在每个高压晶体管的至少部分低掺杂外延层里形成N阱，N阱对应采用低压晶体管制造过程制造的低压晶体管N阱；以及在每个高压晶体管的部分N阱里或在每个高压晶体管的部分N阱的上面形成P顶扩散区，P顶扩散区补偿P型衬底对面的N阱表面上或N阱表面附近的N阱的掺杂浓度。由于无需N漂移层和额外的高温过程，从而降低了制造成本。

Description

高压晶体管及其制造方法
技术领域
本发明涉及一种功率晶体管，尤其是涉及一种高压晶体管及其制造方法。
背景技术
在模数转换应用和/或其它高压应用中，高压双向扩散金属氧化物半导体(high voltage laterally diffused metal oxidesemiconductor，简称HV LDMOS)晶体管和/或高压结场效应晶体管(high voltage junction field effect transistor，简称HV JFET)可以将相对较高的电压将转换成相对较低的电压。例如，高压双向扩散金属氧化物半导体晶体管和/或高压结场效应晶体管可以将相对较高的电压(例如，大约100伏到大约260伏和更高电压，峰值电压近400伏)转换成相对较低的电压(例如，大约3伏到大约25伏)，给模拟和/或数字电路供电。在另一个例子中，高压双向扩散金属氧化物半导体晶体管和/或高压结场效应晶体管可作为功率转换晶体管，以驱动负载。本领域的技术人员了解，高压双向扩散金属氧化物半导体晶体管和/或高压结场效应晶体管还可用于其它应用中。
在传统高压半导体制造过程中，采用外延注入和/或高温扩散在低掺杂P型衬底上形成高压N漂移区。在传统低压半导体制造过程中，在P型衬底上形成低压N阱。高压N漂移区和低压N阱具有相互对立的特性。例如，用每平方厘米1.0E12(例如，1.0×1012)到3.0E12(例如，3.0×1012)个原子的掺杂剂量制造N漂移区，而用每平方厘米4.0E12(例如，4.0×1012)到1.2E13(例如，1.2×1013)个原子的掺杂剂量制造N阱。因此，在传统半导体制造过程中，低压N阱不能替代高压N漂移区。相反，需要增加另一个N漂移层，从而增加了制造成本。
另外，N漂移结的深度通常大于6.0μm。制造这个深度的N漂移结通常需要另一个高温扩散过程。这个额外的高温扩散过程不利于低压半导体，例如，导致阈值电压发生变化。
发明内容
本发明要解决的技术问题在于提供一种高压晶体管及其制造方法，无需N漂移层和额外的高温过程，从而降低成本。
为解决上述技术问题，本发明提供了一种高压晶体管的制造方法。该高压晶体管的制造方法包括在每个高压晶体管的P型衬底上形成掩埋P型注入物，每个高压晶体管包括源极和漏极，掩埋P型注入物与源极相邻，掩埋P型注入物在栅极下延伸，在每个高压晶体管的P型衬底和掩埋P型注入物上积淀低掺杂外延层，低掺杂外延层从源极延伸到漏极，在每个高压晶体管的至少部分低掺杂外延层中形成N阱，N阱对应采用低压晶体管制造过程制造的低压晶体管N阱，以及在每个高压晶体管的部分N阱里或在每个高压晶体管的部分N阱的上面形成P顶扩散区，P顶扩散区补偿衬底对面的N阱表面上或衬底对面的N阱表面附近的N阱的掺杂浓度。
本发明所述的高压晶体管的制造方法，所述低压晶体管制造过程包括采用大约每平方厘米4E12个原子到大约每平方厘米1.2E13个原子的掺杂剂量形成所述N阱。
本发明所述的高压晶体管的制造方法，还包括：对于每个高压晶体管：形成源极Metal-1区，所述源极Metal-1区从所述源极延伸到至少部分N阱上；以及形成漏极Metal-1区，所述漏极Metal-1区从所述漏极延伸到至少部分P顶扩散区上。
本发明所述的高压晶体管的制造方法，还包括：对于每个高压晶体管：形成源极Metal-2区，所述源极Metal-2区从所述源极向所述漏极延伸并延伸出所述源极Metal-1区，所述源极Metal-2区与所述源极Metal-1区相连，所述源极Metal-1区和所述源极Metal-2区调制与所述源极相邻的所述N阱中的载波浓度；以及形成漏极Metal-2区，所述漏极Metal-2区从所述漏极向所述源极延伸并延伸出所述漏极Metal-1区，所述漏极Metal-2区与所述漏极Metal-1区相连，所述漏极Metal-1区和所述漏极Metal-2区调制与所述漏极相邻的所述N阱和所述P顶扩散区中至少一个的载波浓度。
本发明所述的高压晶体管的制造方法，至少一个高压晶体管为高压结场效应晶体管，所述高压晶体管的制造方法还包括在每个高压结场效应晶体管的所述P顶扩散区中或在每个高压结场效应晶体管的所述P顶扩散区上形成所述栅极。
本发明所述的高压晶体管的制造方法，至少一个高压晶体管为高压双向扩散金属氧化物半导体晶体管，所述高压晶体管的制造方法还包括在所述掩埋P型注入物上形成P阱，每个高压双向扩散金属氧化物半导体晶体管的所述P阱从所述源极延伸到所述N阱。
本发明所述的高压晶体管的制造方法，还包括：对于每个高压晶体管：形成栅极Metal-1区，所述栅极Metal-1区向所述漏极延伸，且延伸到栅扩散区、至少部分N阱以及至少部分P顶扩散区上；以及形成漏极Metal-1区，所述漏极Metal-1区从所述漏极延伸到至少部分N阱和至少部分P顶扩散区上。
本发明所述的高压晶体管的制造方法，还包括：对于每个高压晶体管：形成栅极Metal-2区，所述栅极Metal-2区向所述漏极延伸，且延伸在至少部分所述栅极Metal-1区上并延伸出所述栅极Metal-1区，所述栅极Metal-2区与所述栅极Metal-1区相连，所述栅极Metal-1区和所述栅极Metal-2区调制向所述漏极的与所述栅扩散区相邻的所述N阱的载波浓度；以及形成漏极Metal-2区，所述漏极Metal-2区从所述漏极向所述源极延伸并延伸出所述漏极Metal-1区，所述漏极Metal-2区与所述漏极Metal-1区相连，所述漏极Metal-1区和所述漏极Metal-2区调制与所述漏极相邻的所述N阱和所述P顶扩散区中的至少一个的载波浓度。
本发明还提供了一种半导体装置。该半导体装置包括源极和对面的漏极的高压晶体管。该高压晶体管包括P型衬底上的掩埋P型注入物(bury-p)，掩埋P型注入物与源极相邻，P型衬底上的N阱，N阱从漏极延伸至少部分长度至源极，以及P型衬底对面的至少部分N阱中或P型衬底对面的至少部分N阱上的P顶扩散区(p-top)，P顶扩散区补偿P型衬底对面的N阱的表面上或P型衬底对面的N阱的表面附近的N阱的剂量浓度。
本发明所述的半导体装置，所述N阱采用大约每平方厘米4E12个原子到大约每平方厘米1.2E13个原子的掺杂剂量。
本发明所述的半导体装置，还包括：源极Metal-1区，从所述源极延伸到至少部分N阱上，所述源极Metal-1区调制与所述源极相邻的所述N阱的N阱耗尽和有效载波浓度；以及漏极Metal-1区，所述漏极Metal-1区从所述漏极延伸到至少部分N阱和至少部分P顶扩散区上，所述漏极Metal-1区调制与所述漏极相邻的P顶扩散区的载波耗尽和N阱的有效载波浓度。
本发明所述的半导体装置，还包括：与所述源极Metal-1区相连的源极Metal-2区，所述源极Metal-2区从所述源极向所述漏极延伸并延伸出所述源极Metal-1区；以及与所述漏极Metal-1区相连的漏极Metal-2区，所述漏极Metal-2区从所述漏极向所述源极延伸并延伸出所述漏极Metal-1区，所述源极Metal-1区和所述源极Metal-2区对与所述源极相邻的所述N阱中载波连续调制耗尽，所述漏极Metal-1区和所述漏极Metal-2区对所述P顶扩散区的载波连续调制耗尽且相应地为与所述漏极相邻的所述N阱提供了连续调制的载波浓度。
本发明所述的半导体装置，所述高压晶体管为高压结场效应晶体管。
本发明所述的半导体装置，还包括：栅极Metal-1区，所述栅极Metal-1区位于所述源极Metal-1区和所述漏极Metal-1区之间，所述栅极Metal-1区延伸到部分P顶扩散区上；以及与所述栅极Metal-1区相连的栅极Metal-2区，所述栅极Metal-2区延伸到部分栅极Metal-1区上，且向所述漏极延伸并延伸出所述栅极Metal-1区。
本发明所述的半导体装置，所述高压晶体管为高压双向扩散金属氧化物半导体晶体管，所述高压晶体管还包括在所述掩埋P型注入物上的P阱，所述P阱从所述源极延伸到所述N阱。
本发明所述的半导体装置，N阱结深度小于或等于5.0微米。
本发明所述的半导体装置，还包括：栅极Metal-1区，所述栅极Metal-1区向所述漏极延伸，且延伸到栅扩散区、至少部分N阱和至少部分P顶扩散区上，所述栅极Metal-1区调制与所述栅扩散区相邻的所述N阱的N阱耗尽和有效载波浓度；以及漏极Metal-1区，所述漏极Metal-1区从所述漏极延伸到至少部分N阱和至少部分P顶扩散区上，所述漏极Metal-1区调制与所述漏极相邻的P顶扩散区的载波耗尽和N阱的有效载波浓度。
本发明所述的半导体装置，还包括：栅极Metal-2区，所述栅极Metal-2区向所述漏极延伸，且延伸到至少部分栅极Metal-1区上并延伸出所述栅极Metal-1区，所述栅极Metal-2区与所述栅极Metal-1区相连；以及与所述漏极Metal-1区相连的漏极Metal-2区，所述漏极Metal-2区从所述漏极向所述源极延伸并延伸出所述漏极Metal-1区，所述栅极Metal-1区和所述栅极Metal-2区提供了向所述漏极的与所述栅扩散区相邻的所述N阱中的载波的连续调制耗尽，所述漏极Metal-1区和所述漏极Metal-2区对所述P顶扩散区的载波连续调制耗尽且相应地为与所述漏极相邻的所述N阱提供了连续调制的载波浓度。
与现有技术相比，由于无需N漂移层和额外的高温过程，从而降低成本。
以下结合附图和具体实施例对本发明的技术方案进行详细的说明，以使本发明的特性和优点更为明显。
附图说明
图1所示为根据本发明的一个实施例的高压双向扩散金属氧化物半导体(high voltage lateral diffused metal oxidesemiconductor，简称HV LDMOS)晶体管的截面图；
图2所示为根据本发明的一个实施例的高压结场效应晶体管(high voltage junction field effect transistor，简称HV JFET)的截面图；
图3所示为根据本发明的一个实施例的在低压过程中制造高压双向扩散金属氧化物半导体晶体管和高压结场效应晶体管的流程图；
图4A至图4F所示为根据本发明的一个实施例的在中间制造过程之后如图1所示的高压双向扩散金属氧化物半导体晶体管的截面图；以及
图5A至图5F所示为根据本发明的一个实施例的在中间制造过程之后如图2所示的高压结场效应晶体管的截面图。
具体实施方式
以下将对本发明的实施例给出详细的说明。虽然本发明将结合实施例进行阐述，但应理解为这并非意指将本发明限定于这些实施例。相反，本发明意在涵盖由权利要求书所界定的本发明精神和范围内所定义的各种可选项、可修改项和等同项。
具体实施方式中部分由计算机内存的程序、逻辑块、处理和其它操作符号表示。这些阐述和表示应理解为更有效地为本领域技术人员所理解的数据处理的术语。在本发明中，程序、逻辑块、过程等旨在产生理想结果而形成的步骤或指令的自适应次序。这些步骤需要物理数量的物理处理。通常，虽然未必需要这些数量，这些数量形成计算机系统中可以存储、传送、合并、比较和其它处理模式的电子信号或电磁信号。
然而，应该理解为所有这些相类的术语对应相应的物理数量，且为这些数量的简易标记。除非特别说明，否则如下列描述，本发明中使用如“积淀”、“制造”、“加工”、“注入”等术语的描述意为计算机系统或与其类似的电子计算装置的动作和过程。该计算机系统或与其类似的电子计算装置对如计算机系统寄存器和内存中的物理(电子)数量的数据进行操作，使其转换成计算机系统内存或寄存器或其它类似的信息存储、转换或显示装置中的其它类似于物理数量的数据。
此外，在以下对本发明的详细描述中，为了提供针对本发明的完全的理解，阐明了大量的具体细节。然而，本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。在另外的一些实施例中，对于大家熟知的方案、流程、元件和电路未作详细描述，以便于凸显本发明的主旨。
在一个实施例中，本发明公开了半导体的制造过程和半导体装置。本发明公开了一种采用低压(low voltage，简称LV)过程制造高压(high voltage，简称HV)晶体管的方法。高压双向扩散金属氧化物半导体晶体管和高压结场效应晶体管的特性适于制造过程，而且，可以在通常相对较高的电压，例如，几百伏的工作电压下工作。尤其是，高压晶体管的N漂移区为低压N阱，例如，采用每平方厘米4.0E12到1.2E13个原子的掺杂剂量制造而成。在N阱上形成P型扩散区，用于补偿N阱相对较高的掺杂剂量。P型扩散区减小了N阱的表面掺杂，且形成了双倍降低的表面电场(reduced surface field，简称RESURF)结构。对于高压双向扩散金属氧化物半导体晶体管，N漂移区对应低压N阱，而对于高压结场效应晶体管，N漂移区和通道对应低压N阱。换句话说，作为传统低压金属氧化物半导体晶体管，高压双向扩散金属氧化物半导体晶体管和高压结场效应晶体管共享N阱的制造过程。
N阱的结深度小于或等于大约5.0μm，即无需额外的高温过程制造而成。制造N阱无需对低压晶体管不利的额外高温过程。高压晶体管包括多个金属场板(例如，漏场板(区)，源场板(区)和/或栅场板(区))，为N阱提供理想的载波浓度的梯度。例如，金属场板调制位于漏极、源极和/或栅极和/或漏极、源极和/或栅极附近的N阱和/或P型扩散区的载波浓度。
虽然在此公开了N通道高压双向扩散金属氧化物半导体晶体管和高压结场效应晶体管的制造方法，但是，本领域的技术人员了解，通过形成与掺杂类型相反的相应区域可以制造高压P通道双向扩散金属氧化物半导体晶体管和高压P通道结场效应晶体管。
图1和图2分别所示为根据本发明的一个实施例的高压双向扩散金属氧化物半导体晶体管100和高压结场效应晶体管205的截面图。本领域的技术人员了解，所示的截面图为了清楚、简明起见进行描述。本领域技术人员了解，高压双向扩散金属氧化物半导体晶体管和高压结场效应晶体管还包括其他特征和/或元件。本领域的技术人员还了解，在传统的制造过程中，在一个晶片上可制造多个晶体管和/或其他元件。虽然每个图只显示了一个晶体管，但是，采用本发明的方法可并行制造多个晶体管。图3所示为根据本发明的一个实施例的在低压晶体管制造过程中制造高压双向扩散金属氧化物半导体晶体管和/或高压结场效应晶体管的制造过程的流程图300。采用图3所示的至少部分制造过程可制造低压(例如，工作电压范围在1到10伏之间)晶体管。图4A至图4F所示为根据本发明的一个实施例的在中间制造过程之后如图1所示的高压双向扩散金属氧化物半导体晶体管的截面图。图5A至图5F所示为根据本发明的一个实施例的在中间制造过程之后如图2所示的高压结场效应晶体管的截面图。
图1和图2，图4A至图4F，图5A至图5F所示的截面图标有x轴和y轴。x轴和y轴为平面坐标，易于参考，尤其在描述轴向时。在截面图中，参考标记101、201和103、203分别为源极和漏极。源极101、201和漏极103、203对应不同的晶体管。采用本发明的制造过程，可将多个晶体管并行地加工在一个晶片上。负x(-x)轴指向源极101、201，正x(+x)轴指向漏极103、203。
制造过程开始于图3中的方框302，在方框302中，形成P型衬底，例如P型衬底102、202。在方框304中，在P型衬底102、202中或在P型衬底102、202上，形成掩埋P型“bury-p”注入物104、204。掩埋P型注入物104、204分别与高压双向扩散金属氧化物半导体晶体管100和/或高压结场效应晶体管205的源极101、201相邻，且沿+x轴延伸到栅区下面。例如，通过注入P型掺杂物，例如硼，形成掩埋P型注入物104、204。本领域的技术人员了解，可采用其它组VP型掺杂物。本领域的技术人员了解，在高压双向扩散金属氧化物半导体晶体管中，掩埋P型注入物104降低了通道附近的N阱之间的电场。在高压结场效应晶体管中，掩埋P型注入物204调制高压夹止电压。图4A所示为在方框304之后，高压双向扩散金属氧化物半导体晶体管100的截面图。图5A所示为在方框304之后，高压结场效应晶体管205的截面图。
在方框306中，积淀低掺杂外延层106、206。对于晶体管100、205，低掺杂外延层106、206分别从晶体管100、205的源极101、201延伸到漏极103、203。在制造过程中，低掺杂外延层106、206积淀在整个晶片表面上。图4B所示为在方框306之后，高压双向扩散金属氧化物半导体晶体管100的截面图。图5B所示为在方框306之后，高压结场效应晶体管205的截面图。
在方框308中，在外延层106、206中分别形成N阱和/或P阱。对于高压双向扩散金属氧化物半导体晶体管100，P阱110与源极101相邻，且沿+x轴延伸到部分掩埋P型注入物104上。N阱108与P阱110相邻，且沿+x轴从P阱110延伸到漏极103。在一些实施例中，部分N阱108与掩埋P型注入物104重叠。在方框308中，对于高压结场效应晶体管205，在外延层206中形成N阱208，N阱208从源极201延伸到漏极203，且与掩埋P型注入物204重叠。图4C所示为在方框308之后，高压双向扩散金属氧化物半导体晶体管100的截面图。图5C所示为在方框308之后，高压结场效应晶体管205的截面图。
N阱108、208替代高压N漂移区。例如，采用剂量范围为每平方厘米大约4.0E12个原子到大约1.2E13个原子的离子注入物形成N阱108、208。此处所述的原子是指原子、分子和/或原子和分子的离子。有利的是，在低压双极-互补金属氧化物半导体-扩散金属氧化物半导体(bipolar-CMOS-DMOS，简称BCD)的制造过程中，这个剂量范围对应N阱的剂量范围。N阱108、208的结深度小于或等于大约5.0μm。换句话说，本发明无需额外的高温过程即可达到N阱108、208的结深度。而额外的高温过程对低压金属氧化物半导体晶体管不利。
在方框310中，分别在至少部分N阱108、208中或在至少部分N阱108、208上形成P顶扩散区(p-top)112、212。P顶扩散区112、212分别包括源极端111、211和漏极端113、213。P顶扩散区112、212沿x轴扩散，因此，通常，源极端111、211分别接近高压双向扩散金属氧化物半导体晶体管100和高压结场效应晶体管205的源极101、201，漏极端113、213分别接近漏极103、203。如此所述，在高压双向扩散金属氧化物半导体晶体管100中，P顶扩散区112与漏极金属板和/或源极金属板重叠。如此所述，在高压结场效应晶体管205中，P顶扩散区212在掩埋P型注入物204上形成栅结，并与漏极金属板重叠。P顶扩散区112、212的尺寸取决于理想的漏极工作电压。
采用离子注入物形成P顶扩散区112、212。在高压晶体管中，P顶扩散区112、212分别补偿N阱108、208的离子注入物的剂量范围。换句话说，离子注入物的剂量范围与制造低压晶体管的过程一致，为大约每平方厘米4.0E12到大约1.2E13个原子，且大于在制造高压晶体管的传统过程中离子注入物的剂量范围。P顶扩散区112、212减小了衬底102、202对面的N阱108、208的表面上或附近的N阱108、208的表面掺杂浓度。P顶扩散区112、212形成双倍降低的表面电场(double reduced surfacefield，简称double RESURE)结构。有利的是，无需额外的高温扩散过程即可形成P顶扩散区112、212。
在方框312中，形成一个或多个硅局部氧化(即SiO2)区(local oxidation of silicon，简称LOCOS)。对于高压双向扩散金属氧化物半导体晶体管100，形成硅局部氧化区120。对于高压结场效应晶体管205，形成包括栅极-漏极硅局部氧化区222、源极硅局部氧化区224和栅极-源极硅局部氧化区226的多个硅局部氧化区。例如，二氧化硅注入N阱108、208和/或P顶扩散区112、212。本领域的技术人员了解，硅局部氧化区120、222、224、226可用于电隔离(例如，作为绝缘体)，作为例如电容中的绝缘体，和/或作为掩膜，从而选择性地将掺杂物注入硅局部氧化区的未覆盖的区域和/或选择性地阻止将掺杂物注入硅局部氧化区覆盖的区域。
对于高压双向扩散金属氧化物半导体晶体管100，硅局部氧化区120包括源极端121和漏极端123。硅局部氧化区120的源极端121沿-x轴延伸，并超过P顶扩散区112的源极端111，硅局部氧化区120的漏极端123沿+x轴延伸，并超过P顶扩散区112的漏极端113。图4D所示为在方框310和312之后，高压双向扩散金属氧化物半导体晶体管100的截面图。
对于高压结场效应晶体管205，栅极-漏极硅局部氧化区222包括漏极端223和栅极端225。栅极-漏极硅局部氧化区222的漏极端223沿+x轴延伸，并超过P顶扩散区212的漏极端213。P顶扩散区212的源极端211沿-x轴延伸，并超过栅极-漏极硅局部氧化区222的栅极端225。栅极-源极硅局部氧化区226在P顶扩散区212上沿-x轴延伸且超过P型扩散区212的源极端211。栅极-源极硅局部氧化区226与源极端211相邻且沿+x轴的部分P型扩散区212重叠。源极硅局部氧化区224从源极端201沿+x轴延伸。源极硅局部氧化区224，栅极-源极硅局部氧化区226、P顶扩散区212和至少部分栅极-漏极硅局部氧化区222与至少部分掩埋P型注入物204重叠。图5D所示为在方框310和312之后，高压结场效应晶体管205的截面图。
对于高压双向扩散金属氧化物半导体晶体管100，在方框314中，在至少部分P阱110和至少部分N阱108上形成氧化层141。氧化层141与硅局部氧化区120的源极端121相邻，并沿-x轴从源极端121向高压双向扩散金属氧化物半导体晶体管100的源极101延伸。氧化层141与P阱110和N阱108之间的结重叠，并延伸超过部分P阱110和部分N阱108。氧化层141，例如栅氧化层，可作为栅极和导通通道之间的绝缘体，栅极调制例如源极和漏极之间通道的电导率。
在方框316中，形成一个或多个多晶硅区(“Polysilicon”或“Poly”)。对于高压双向扩散金属氧化物半导体晶体管100，在与硅局部氧化区120的源极端121相邻的氧化层141和至少部分硅局部氧化区120上形成栅多晶区140，在与硅局部氧化区120的漏极端123相邻的至少部分硅局部氧化区120上形成漏多晶区142。栅多晶区140沿+x轴从源N型深掺杂(N+)扩散区130延伸，并超过与硅局部氧化区120的源极端121相邻的氧化层(即栅氧化区)141和部分硅局部氧化区120。漏多晶区142沿+x轴延伸超过P顶扩散区112的漏极端113，但不超过在+x轴的硅局部氧化区120的漏极端123。
在方框316中，对于高压结场效应晶体管205，在栅极-漏极硅局部氧化区222上形成漏多晶区242和栅多晶区244。漏多晶区242与栅极-漏极硅局部氧化区222的漏极端223相邻，且在P顶扩散区212的漏极端213的上面。栅多晶区244与栅极-漏极硅局部氧化区222的栅极端225相邻。
在方框318中，形成N型深掺杂扩散区和/或P型深掺杂扩散区。在方框318中，对于高压双向扩散金属氧化物半导体晶体管100，在P阱110和N阱108上分别形成源N型深掺杂扩散区130和漏N型深掺杂扩散区132。源N型深掺杂扩散区130与源极101相邻，漏N型深掺杂扩散区132与漏极103相邻。例如，注入自对齐注入物形成源N型深掺杂扩散区130和漏N型深掺杂扩散区132。换句话说，栅多晶区140与源N型深掺杂扩散区130对齐，硅局部氧化区120与漏N型深掺杂扩散区132对齐。图4E所示为在方框314-318之后，高压双向扩散金属氧化物半导体晶体管100的截面图。
在方框318中，对于高压结场效应晶体管205，形成源N型深掺杂扩散区230、栅P型深掺杂扩散区234和漏N型深掺杂扩散区232。在N阱208中或在N阱208上形成源N型深掺杂扩散区230和漏N型深掺杂扩散区232，在P顶扩散区212中或在P顶扩散区212上形成栅P型深掺杂扩散区234。扩散区230、232和234与硅局部氧化区222、224和226自对齐。例如，源N型深掺杂扩散区230与源极硅局部氧化区224和栅极-源极硅局部氧化区226对齐，栅P型深掺杂扩散区234与栅极-源极硅局部氧化区226和栅极-漏极硅局部氧化区222对齐，漏N型深掺杂扩散区232与栅极-漏极硅局部氧化区222和漏极203对齐。P顶扩散区212沿-x轴从与漏极端223相邻的栅极-漏极硅局部氧化区222下面的地方延伸到栅极-源极硅局部氧化区226下面的地方。图5E所示为在方框316和318之后，高压结场效应晶体管205的截面图。
本领域的技术人员了解，掺杂物的剂量范围用正符号(+)或负符号(-)表示，“+”表示的掺杂物剂量大于“-”表示的掺杂物剂量。例如，“+”对应的掺杂物剂量范围为大于或等于大约每平方厘米1.0E 15个原子，“-”对应的掺杂物剂量范围在大约每平方厘米1E12到1E13个原子之间。例如，砷和/或磷用作N型深掺杂物，磷用作N型轻掺杂物，氟化硼(boron difluoride，简称BF2)和/或硼用作P型深掺杂物和/或硼用作P型轻掺杂物。
在方框320中，形成夹层绝缘体(inter-layer dielectric，简称ILD)150和250，沿+x轴从高压双向扩散金属氧化物晶体管100和高压结场效应晶体管205的源极101和201延伸到高压双向扩散金属氧化物晶体管100和高压结场效应晶体管205的漏极103和203。例如，夹层绝缘体150和250为二氧化硅，采用例如化学蒸气积淀方法积淀在整个晶片表面上。
在方框322中，在夹层绝缘体150和250中形成电触点，将N深和/或P深掺杂区和漏和/或栅多晶区与Metal-1区相连。对于高压双向扩散金属氧化物半导体晶体管100，在夹层绝缘体150中形成源触点160，沿y轴延伸，且将源N型深掺杂扩散区130与源极Metal-1区170相连。在夹层绝缘体150中形成漏多晶触点162，沿y轴延伸，且将漏多晶区142与漏极Metal-1区172相连，在夹层绝缘体150中形成漏N型深触点164，沿y轴延伸，且将漏N型深掺杂扩散区132与漏极Metal-1区172相连。
对于高压结场效应晶体管205，在夹层绝缘体250中形成源触点260，沿y轴延伸，且将源N型深掺杂扩散区230与源极Metal-1区270相连。在夹层绝缘体250中形成漏多晶触点262，沿y轴延伸，且将漏多晶区242与漏极Metal-1区272相连，在夹层绝缘体250中形成漏N型深触点264，沿y轴延伸，且将漏N型深掺杂扩散区232与漏极Metal-1区272相连。在夹层绝缘体250中形成栅多晶触点268，沿y轴延伸，且将栅多晶区244与栅极Metal-1区274相连，在夹层绝缘体250中形成栅P型深扩散触点266，沿y轴延伸，且将栅P型深掺杂扩散区234与栅极Metal-1区274相连。
在方框324中，形成一个或多个Metal-1区。对于高压双向扩散金属氧化物半导体晶体管100，形成源极Metal-1区170和漏极Metal-1区172。源极Metal-1区170沿+x轴从源极101延伸到源N型深掺杂扩散区130、氧化层141、栅多晶区140和与硅局部氧化区120的源极端121相邻的部分硅局部氧化区120，以及与P顶扩散区112的源极端111相邻的部分P顶扩散区112上。漏极Metal-1区172沿-x轴从漏极103延伸到漏N型深掺杂扩散区132、漏多晶区142和与硅局部氧化区120的漏极端123相邻的部分硅局部氧化区120，以及与P顶扩散区112的漏极端113相邻的部分P顶扩散区112上。图4F所示为在方框320、322和324之后，高压双向扩散金属氧化物半导体晶体管100的截面图。
对于高压结场效应晶体管205，在夹层绝缘体250上形成源极Metal-1区270、漏极Metal-1区272和栅极Metal-1区274。源极Metal-1区270从源极201沿+x轴延伸。漏极Metal-1区272从漏极203沿-x轴延伸到漏N型深掺杂扩散区232、漏多晶区242和与硅局部氧化区222的漏极端223相邻的部分栅极-漏极硅局部氧化区222，以及与漏极端213相邻的部分P顶扩散区212上。栅极Metal-1区274延伸到栅P型深掺杂扩散区234和与栅极端225相邻的部分栅极-漏极硅局部氧化区222，包括栅极端225和栅多晶区244上，且沿+x轴延伸超过栅多晶区244。图5F所示为在方框320、322和324之后，高压结场效应晶体管205的截面图。
在方框326中，形成金属间绝缘体(inter-metal dielectric，简称IMD)155和255，分别沿+x轴从源极101和201延伸到漏极103和203。例如，金属间绝缘体155和255为二氧化硅，采用例如化学蒸气积淀方法积淀在整个晶片表面上。
在方框328中，形成转接电路，沿y轴延伸，且将每个Metal-1区与相应的Metal-2区相连。对于高压双向扩散金属氧化物半导体晶体管100，在金属间绝缘体155中形成源金属转接电路180，沿y轴延伸，且将源极Metal-1区170与源极Metal-2区190相连。在金属间绝缘体155中形成漏金属转接电路182，沿y轴延伸，且将漏极Metal-1区172与漏极Metal-2区192相连。
对于高压结场效应晶体管205，在金属间绝缘体255中形成转接电路，沿y轴延伸，且将每个Metal-2区与相应的Metal-1区相连。对于高压结场效应晶体管205，在金属间绝缘体255中形成源金属转接电路280，将源极Metal-1区270与源极Metal-2区290相连。在金属间绝缘体255中形成漏金属转接电路282，将漏极Metal-1区272与漏极Metal-2区292相连。在金属间绝缘体255中形成栅金属转接电路284，将栅极Metal-1区274与栅极Metal-2区294相连。
在方框330中，形成一个或多个Metal-2区。对于高压双向扩散金属氧化物半导体晶体管100，在金属间绝缘体155上形成源极Metal-2区190和漏极Metal-2区192。源极Metal-2区190从源极101沿+x轴延伸到源极Metal-1区170、与源极端121相邻的部分硅局部氧化区120以及与源极端111相邻的部分P顶扩散区112上。例如，源极Metal-2区190从源极101沿+x轴延伸且超出源极Metal-1区170。漏极Metal-2区192从漏极103沿-x轴延伸到漏极Metal-1区172、与漏极端123相邻的部分硅局部氧化区120以及与漏极端113相邻的部分P顶扩散区112上。例如，漏极Metal-2区192从漏极103沿-x轴延伸且超出漏极Metal-1区172。图1所示为在方框326、328和330之后，高压双向金属氧化物半导体100晶体管的截面图。
对于高压结场效应晶体管205，在金属间绝缘体255中形成源极Metal-2区290、漏极Metal-2区292和栅极Metal-2区294。源极Metal-2区290从源极201沿+x轴延伸。漏极Metal-2区292沿-x轴从漏极203延伸到漏极Metal-1区272、与漏极端223相邻的部分栅极-漏极硅局部氧化区222以及与漏极端213相邻的部分P顶扩散区212上。漏极Metal-2区292沿-x轴从漏极203延伸并超出漏极Metal-1区272。栅极Metal-2区294沿+x轴延伸到部分栅极Metal-1区274上，且超过栅极Metal-1区274。栅极Metal-2区294从栅极Metal-1区274延伸到部分P顶扩散区212和与栅极端225相邻的部分栅极-漏极硅局部氧化区222。图2所示为在方框326、328和330之后，高压结场效应晶体管205的截面图。
对于本发明公开的高压双向扩散金属氧化物半导体晶体管100，多晶区140和142，Metal-1区170和172，以及Metal-2区190和192调制N阱108的载波浓度。此处所述的载波是指电荷载波，因此可以是空穴和/或电子。在工作中，双向扩散金属氧化物半导体晶体管的源极和漏极之间具有相对较高的电压差，可在源极101和漏极103之间的N阱108中产生电压梯度。本领域的技术人员了解，为了保持相对较高的漏极电压，N阱108应该耗尽全部载波。
P阱110、掩埋P型注入物104、P型衬底102和/或P顶扩散区112耗尽(couple，即deplete)N阱108中的载波。例如，与源极101相邻的N阱108的电压相对较低。在这个区域，P型衬底102中的载波耗尽N阱108中相对较少的载波。P顶扩散区112的载波浓度通常均匀分布，由此，P顶扩散区112的载波通常均匀耗尽N阱108的载波。因此，P阱110和掩埋P型注入物104的载波耗尽N阱108中相对较多的载波。如果N阱108的载波浓度相对较高，N阱108中载波的耗尽可更快地击穿P阱110和/或掩埋P型注入物104。一种防止击穿的方法为通过减小注入物的剂量降低N阱108中的载波浓度，但是减小注入物的剂量可降低双向扩散金属氧化物半导体晶体管的电流载波能力。
对于漏极103，N阱108的电压沿+x轴增大，即朝漏极103方向增大。当N阱108的电压增大时，P型衬底102的载波耗尽N阱108中相对较多的载波，P阱110和掩埋P型注入物104耗尽N阱108中相对较少的载波。例如，与漏极103相邻的N阱的电压相对较高。在这个区域，P型衬底102的载波耗尽N阱108中相对较多的载波。由此，获取不足的载波用来耗尽P顶扩散区112、P阱110和/或源极Metal-1区170中的载波。
有利的是，无需减小注入物的剂量，多晶区140和142，Metal-1区170和172，以及Metal-2区190和192可调制源极101和漏极103之间的N阱108的耗尽程度(即，N阱108中载波的耗尽)和有效载波浓度。例如，栅多晶区140、源极Metal-1区170和源极Metal-2区190调制N阱108的耗尽和与源极101相邻的N阱108的有效载波浓度。换句话说，对于高压双向扩散金属氧化物半导体晶体管100，在栅多晶区140下的氧化层141的厚度相对较薄，可充分耗尽栅多晶区140下的N阱108的载波，从而，可降低N阱108的有效载波浓度。在源极Metal-1区170下的夹层绝缘体150与氧化层141相比，相对较厚，从而，适当耗尽源极Metal-1区170而不是栅多晶区140下的N阱108的载波。在源极Metal-2区190下的金属间绝缘体155和夹层绝缘体150与夹层绝缘体150和氧化层141相比，相对较厚，从而，少量耗尽源极Metal-2区190而不是源极Metal-1区170下的N阱108的载波。因此，栅多晶区140，源极Metal-1区170和源极Metal-2区190连续调制耗尽与源极101相邻的N阱108中的载波，例如，从源极101沿+x轴延伸到源极Metal-2区190中离源极101较远的一端的附近。
漏多晶区142，漏极Metal-1区172和漏极Metal-2区192调制耗尽P顶扩散区112和与漏极103相邻的N阱108的有效载波浓度。漏极电压相对较高，因此，漏多晶区142的电压也相对较高。在漏多晶区142下的硅局部氧化区120相对较薄(例如，(在y轴上)与夹层绝缘体150的厚度相比和/或(在y轴上)与金属间绝缘体155的厚度相比)。由此，漏多晶区142耗尽P顶扩散区112中大部分载波。因此，P顶扩散区112中少量的载波，用来耗尽与漏极103相邻的N阱108中的载波。由于P顶扩散区112中的载波耗尽N阱108中少量的载波，因此，N阱108具有更高的有效载波浓度，从而耗尽与漏极103相邻的P型衬底102和P阱110。
漏极Metal-1区172和漏多晶区142具有相同的电压。在漏Metal-1区172(例如，在漏极Metal-1区172和P顶扩散区112之间)下，绝缘体包括夹层绝缘体150和硅局部氧化区120，与单独的硅局部氧化区120相比更厚。漏极Metal-1区172适当地耗尽(couple或deplete)漏极Metal-1区172下而不是漏多晶区142下P顶扩散区112中的载波。因此，适当地增大N阱108中相应的有效载波浓度。同样，在漏极Metal-2区192下，绝缘体包括金属间绝缘体155、夹层绝缘体150和硅局部氧化区120，与漏极Metal-1区172和P顶扩散区112之间的夹层绝缘体150和硅局部氧化区120相比更厚。相对于因漏极Metal-1区172而耗尽P顶扩散区112中的载波，漏极Metal-2区192耗尽漏极Metal-2区192下而不是漏极Metal-1区172下的P顶扩散区112中的少量载波。因此，增大N阱108中相应的有效载波浓度。漏极Metal-2区192下而不是漏极Metal-1区172下的N阱108的有效载波浓度的增大小于漏极Metal-1区172下的N阱108的有效载波浓度的增大。因此，漏多晶区142，漏极Metal-1区172和漏极Metal-2区192连续调制耗尽P顶扩散区112的载波，以及与漏极103相邻的N阱108的载波浓度。
同样，对于高压结场效应晶体管205，栅多晶区244，栅极Metal-1区274和栅极Metal-2区294调制耗尽N阱208和在+x轴与栅P型深掺杂扩散区234相邻的N阱208的有效载波浓度。漏多晶区242，漏极Metal-1区272和漏极Metal-2区292调制耗尽P顶扩散区212的载波和与漏极203相邻的N阱208的有效载波浓度。
当然，根据一些实施例，图3显示了示例性操作，本领域的技术人员了解，图3所示的所有操作在其它实施例里可以省略。相反，本发明的其它实施例包括图3所示的部分操作和/或其它操作。因此，图中未示出的特性和/或操作对应的权利要求落在本发明的范围中。
因此，本发明描述了采用低压晶体管的制造过程制造高压双向扩散金属氧化物半导体晶体管和高压结场效应晶体管的方法。尤其是，高压晶体管的N漂移区为低压N阱，即采用每平方厘米4.0E12到1.2E13个原子的掺杂剂量制造而成。如上所述，本发明公开了包括N阱的高压晶体管。高压晶体管包括在P型衬底上形成的掩埋P型注入物区。在N阱上形成P顶扩散区，补偿N阱的相对较高的掺杂剂量。P顶扩散区降低了N阱的表面掺杂，并形成双倍降低的表面电场(reduced surface field，简称RESURF)。金属场板，例如，包括Metal-1区和Metal-2区，调制漏极和源极和/或栅极之间的N阱和/或P顶扩散区的载波浓度。
任一实施例中使用的“电路”可包括，例如硬件，可编程电路，状态机电路和/或存储可编程电路执行的指令的固件。
上文具体实施方式和附图仅为本发明的常用实施例。显然，在不脱离权利要求书所界定的本发明精神和保护范围的前提下可以有各种增补、修改和替换。本领域技术人员应该理解，本发明在实际应用中可根据具体的环境和工作要求在不背离发明准则的前提下在形式、结构、布局、比例、材料、元素、组件及其它方面有所变化。因此，在此披露的实施例仅用于说明而非限制，本发明的范围由权利要求书及其合法等同物界定，而不限于此前的描述。

Claims (18)

1.一种高压晶体管的制造方法，其特征在于，所述高压晶体管的制造方法包括：
在每个高压晶体管的P型衬底上形成掩埋P型注入物，所述每个高压晶体管包括源极和漏极，所述掩埋P型注入物与所述源极相邻，所述掩埋P型注入物在栅极下延伸；
在每个高压晶体管的所述P型衬底和所述掩埋P型注入物上积淀低掺杂外延层，所述低掺杂外延层从所述源极延伸到所述漏极；
在每个高压晶体管的至少部分低掺杂外延层中形成N阱，所述N阱对应采用低压晶体管制造过程制造的低压晶体管N阱；以及
在每个高压晶体管的部分N阱里或在每个高压晶体管的部分N阱的上面形成P顶扩散区，所述P顶扩散区补偿所述P型衬底对面的N阱表面上或所述P型衬底对面的N阱表面附近的N阱的掺杂浓度。
2.根据权利要求1所述的高压晶体管的制造方法，其特征在于，所述低压晶体管制造过程包括采用大约每平方厘米4E12个原子到大约每平方厘米1.2E13个原子的掺杂剂量形成所述N阱。
3.根据权利要求1所述的高压晶体管的制造方法，其特征在于，还包括：
对于每个高压晶体管：
形成源极Metal-1区，所述源极Metal-1区从所述源极延伸到至少部分N阱上；以及
形成漏极Metal-1区，所述漏极Metal-1区从所述漏极延伸到至少部分P顶扩散区上。
4.根据权利要求3所述的高压晶体管的制造方法，其特征在于，还包括：
对于每个高压晶体管：
形成源极Metal-2区，所述源极Metal-2区从所述源极向所述漏极延伸并延伸出所述源极Metal-1区，所述源极Metal-2区与所述源极Metal-1区相连，所述源极Metal-1区和所述源极Metal-2区调制与所述源极相邻的所述N阱中的载波浓度；以及
形成漏极Metal-2区，所述漏极Metal-2区从所述漏极向所述源极延伸并延伸出所述漏极Metal-1区，所述漏极Metal-2区与所述漏极Metal-1区相连，所述漏极Metal-1区和所述漏极Metal-2区调制与所述漏极相邻的所述N阱和所述P顶扩散区中至少一个的载波浓度。
5.根据权利要求1所述的高压晶体管的制造方法，其特征在于，至少一个高压晶体管为高压结场效应晶体管，所述高压晶体管的制造方法还包括在每个高压结场效应晶体管的所述P顶扩散区中或在每个高压结场效应晶体管的所述P顶扩散区上形成所述栅极。
6.根据权利要求1所述的高压晶体管的制造方法，其特征在于，至少一个高压晶体管为高压双向扩散金属氧化物半导体晶体管，所述高压晶体管的制造方法还包括在所述掩埋P型注入物上形成P阱，每个高压双向扩散金属氧化物半导体晶体管的所述P阱从所述源极延伸到所述N阱。
7.根据权利要求1所述的高压晶体管的制造方法，其特征在于，还包括：
对于每个高压晶体管：
形成栅极Metal-1区，所述栅极Metal-1区向所述漏极延伸，且延伸到栅扩散区、至少部分N阱以及至少部分P顶扩散区上；以及
形成漏极Metal-1区，所述漏极Metal-1区从所述漏极延伸到至少部分N阱和至少部分P顶扩散区上。
8.根据权利要求7所述的高压晶体管的制造方法，其特征在于，还包括：
对于每个高压晶体管：
形成栅极Metal-2区，所述栅极Metal-2区向所述漏极延伸，且延伸在至少部分所述栅极Metal-1区上并延伸出所述栅极Metal-1区，所述栅极Metal-2区与所述栅极Metal-1区相连，所述栅极Metal-1区和所述栅极Metal-2区调制向所述漏极的与所述栅扩散区相邻的所述N阱的载波浓度；以及
形成漏极Metal-2区，所述漏极Metal-2区从所述漏极向所述源极延伸并延伸出所述漏极Metal-1区，所述漏极Metal-2区与所述漏极Metal-1区相连，所述漏极Metal-1区和所述漏极Metal-2区调制与所述漏极相邻的所述N阱和所述P顶扩散区中的至少一个的载波浓度。
9.一种半导体装置，其特征在于，所述半导体装置包括：
高压晶体管，所述高压晶体管包括源极和与该源极相对的漏极，所述高压晶体管包括：
P型衬底上的掩埋P型注入物，所述掩埋P型注入物与所述源极相邻；
所述P型衬底上的N阱，所述N阱从所述漏极向所述源极延伸至少部分长度；以及
所述P型衬底对面的至少部分N阱中或所述P型衬底对面的至少部分N阱上的P顶扩散区，所述P顶扩散区补偿所述P型衬底对面的所述N阱的表面上或所述P型衬底对面的所述N阱的表面附近的所述N阱的掺杂浓度。
10.根据权利要求9所述的半导体装置，其特征在于，所述N阱采用大约每平方厘米4E12个原子到大约每平方厘米1.2E13个原子的掺杂剂量。
11.根据权利要求9所述的半导体装置，其特征在于，还包括：
源极Metal-1区，所述源极Metal-1区从所述源极延伸到至少部分N阱上，所述源极Metal-1区调制与所述源极相邻的所述N阱的N阱耗尽和有效载波浓度；以及
漏极Metal-1区，所述漏极Metal-1区从所述漏极延伸到至少部分N阱和至少部分P顶扩散区上，所述漏极Metal-1区调制与所述漏极相邻的P顶扩散区的载波耗尽和N阱的有效载波浓度。
12.根据权利要求11所述的半导体装置，其特征在于，还包括：
与所述源极Metal-1区相连的源极Metal-2区，所述源极Metal-2区从所述源极向所述漏极延伸并延伸出所述源极Metal-1区；以及
与所述漏极Metal-1区相连的漏极Metal-2区，所述漏极Metal-2区从所述漏极向所述源极延伸并延伸出所述漏极Metal-1区，
所述源极Metal-1区和所述源极Metal-2区对与所述源极相邻的所述N阱中载波连续调制耗尽，所述漏极Metal-1区和所述漏极Metal-2区对所述P顶扩散区的载波连续调制耗尽且相应地为与所述漏极相邻的所述N阱提供了连续调制的载波浓度。
13.根据权利要求11所述的半导体装置，其特征在于，所述高压晶体管为高压结场效应晶体管。
14.根据权利要求13所述的半导体装置，其特征在于，还包括：
栅极Metal-1区，所述栅极Metal-1区位于所述源极Metal-1区和所述漏极Metal-1区之间，所述栅极Metal-1区延伸到部分P顶扩散区上；以及
与所述栅极Metal-1区相连的栅极Metal-2区，所述栅极Metal-2区延伸到部分栅极Metal-1区上，且向所述漏极延伸并延伸出所述栅极Metal-1区。
15.根据权利要求9所述的半导体装置，其特征在于，所述高压晶体管为高压双向扩散金属氧化物半导体晶体管，所述高压晶体管还包括在所述掩埋P型注入物上的P阱，所述P阱从所述源极延伸到所述N阱。
16.根据权利要求9所述的半导体装置，其特征在于，N阱结深度小于或等于5.0微米。
17.根据权利要求9所述的半导体装置，其特征在于，还包括：
栅极Metal-1区，所述栅极Metal-1区向所述漏极延伸，且延伸到栅扩散区、至少部分N阱和至少部分P顶扩散区上，所述栅极Metal-1区调制与所述栅扩散区相邻的所述N阱的N阱耗尽和有效载波浓度；以及
漏极Metal-1区，所述漏极Metal-1区从所述漏极延伸到至少部分N阱和至少部分P顶扩散区上，所述漏极Metal-1区调制与所述漏极相邻的P顶扩散区的载波耗尽和N阱的有效载波浓度。
18.根据权利要求17所述的半导体装置，其特征在于，还包括：
栅极Metal-2区，所述栅极Metal-2区向所述漏极延伸，且延伸到至少部分栅极Metal-1区上并延伸出所述栅极Metal-1区，所述栅极Metal-2区与所述栅极Metal-1区相连；以及
与所述漏极Metal-1区相连的漏极Metal-2区，所述漏极Metal-2区从所述漏极向所述源极延伸并延伸出所述漏极Metal-1区，
所述栅极Metal-1区和所述栅极Metal-2区提供了向所述漏极的与所述栅扩散区相邻的所述N阱中的载波的连续调制耗尽，所述漏极Metal-1区和所述漏极Metal-2区对所述P顶扩散区的载波连续调制耗尽且相应地为与所述漏极相邻的所述N阱提供了连续调制的载波浓度。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794593A (zh) * 2012-10-30 2014-05-14 上海华虹宏力半导体制造有限公司 功率mos晶体管阵列
CN105810680A (zh) * 2016-03-15 2016-07-27 上海华虹宏力半导体制造有限公司 Jfet及其制造方法
CN107799595A (zh) * 2016-09-05 2018-03-13 新唐科技股份有限公司 高压半导体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059278B2 (en) 2013-08-06 2015-06-16 International Business Machines Corporation High voltage lateral double-diffused metal oxide semiconductor field effect transistor (LDMOSFET) having a deep fully depleted drain drift region
JP6269085B2 (ja) * 2014-01-16 2018-01-31 富士電機株式会社 接合型電界効果トランジスタ
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
TWI604619B (zh) 2016-09-02 2017-11-01 新唐科技股份有限公司 二極體、接面場效電晶體以及半導體元件
JP7147703B2 (ja) * 2019-07-16 2022-10-05 株式会社デンソー 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1445847A (zh) * 2002-02-22 2003-10-01 松下电器产业株式会社 半导体装置及其制造方法
US20040238913A1 (en) * 2002-05-09 2004-12-02 Kwon Tae-Hun Reduced surface field technique for semiconductor devices
US20060001122A1 (en) * 2004-07-01 2006-01-05 Hisao Ichijo Semiconductor device and method for manufacturing the same
CN1767160A (zh) * 2004-09-29 2006-05-03 三洋电机株式会社 半导体装置的制造方法
US20090258464A1 (en) * 2008-04-09 2009-10-15 International Business Machines Corporation Methods for manufacturing a high voltage junction field effect transistor using a hybrid orientation technology wafer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4843441A (en) * 1987-08-10 1989-06-27 Willard Jerry W High frequency, high power field effect transistor
WO2000075989A1 (en) * 1999-06-03 2000-12-14 Koninklijke Philips Electronics N.V. Semiconductor device comprising a high-voltage circuit element
US7180132B2 (en) * 2004-09-16 2007-02-20 Fairchild Semiconductor Corporation Enhanced RESURF HVPMOS device with stacked hetero-doping RIM and gradual drift region
US7348228B2 (en) * 2006-05-25 2008-03-25 Texas Instruments Incorporated Deep buried channel junction field effect transistor (DBCJFET)
US7514754B2 (en) * 2007-01-19 2009-04-07 Episil Technologies Inc. Complementary metal-oxide-semiconductor transistor for avoiding a latch-up problem
US7843002B2 (en) * 2007-07-03 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Fully isolated high-voltage MOS device
KR101418398B1 (ko) * 2008-07-04 2014-07-11 페어차일드코리아반도체 주식회사 필드 형성층을 구비하는 고전압 반도체소자 및 그 제조방법
JP2010118622A (ja) * 2008-11-14 2010-05-27 Panasonic Corp 半導体装置及びその製造方法
JP2010123633A (ja) * 2008-11-17 2010-06-03 Toshiba Corp 半導体装置
US7821082B1 (en) * 2009-04-28 2010-10-26 Vanguard International Semiconductor Corporation Method for increasing breaking down voltage of lateral diffused metal oxide semiconductor transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1445847A (zh) * 2002-02-22 2003-10-01 松下电器产业株式会社 半导体装置及其制造方法
US20040238913A1 (en) * 2002-05-09 2004-12-02 Kwon Tae-Hun Reduced surface field technique for semiconductor devices
US20060001122A1 (en) * 2004-07-01 2006-01-05 Hisao Ichijo Semiconductor device and method for manufacturing the same
CN1767160A (zh) * 2004-09-29 2006-05-03 三洋电机株式会社 半导体装置的制造方法
US20090258464A1 (en) * 2008-04-09 2009-10-15 International Business Machines Corporation Methods for manufacturing a high voltage junction field effect transistor using a hybrid orientation technology wafer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103794593A (zh) * 2012-10-30 2014-05-14 上海华虹宏力半导体制造有限公司 功率mos晶体管阵列
CN105810680A (zh) * 2016-03-15 2016-07-27 上海华虹宏力半导体制造有限公司 Jfet及其制造方法
CN105810680B (zh) * 2016-03-15 2019-06-11 上海华虹宏力半导体制造有限公司 Jfet及其制造方法
CN107799595A (zh) * 2016-09-05 2018-03-13 新唐科技股份有限公司 高压半导体装置
CN107799595B (zh) * 2016-09-05 2020-05-26 新唐科技股份有限公司 高压半导体装置

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