CN102426846A - 基于灵敏放大器的触发器 - Google Patents

Abstract

本发明公开了一种基于灵敏放大器的触发器，涉及集成电路设计技术领域，该触发器包括：电源端口，时钟端口、放大采样电路、与所述放大采样电路连接的保持电路，所述电源端口和时钟端口分别用于连接电源和时钟，向各电路提供电源和时钟信号，所述保持电路中包括两个对称设置的反相器，还包括与电源端口和所述反相器连接的控制管，用于在误导通阶段切断电源与所述触发器的连接。本发明的触发器在不影响电路逻辑的情况下有效地避免了从电源到地的直流通路，从而降低了功耗。

Description

基于灵敏放大器的触发器

技术领域

本发明涉及集成电路设计技术领域，特别涉及一种基于灵敏放大器的触发器。

背景技术

随着集成电路在工业、生活、研究中的广泛应用，现实需求对集成电路的速度和功耗提出了更高的要求。触发器作为电路中重要的基础单元，其性能的略微提高都会给整个系统带来很可观的影响。因此，新的触发器设计层出不穷，其中一种是基于灵敏放大器的触发器(Sense-Amplifier-based Flip-Flop，SAFF)，文献“A.G.M.Strollo etal.，”A Novel High-Speed Sense-Amplifier-Based Flip-Flop，”IEEETransactions On Very Large Scale Integration(VL SI)Systems，VOL.13，NO.11，Nov.2005，pp.1266-1273”中提到一种高速SAFF，如图1所示，当CK信号为零时，电路处在预充阶段，在此过程中，时钟信号开启放大采样电路中的MP1和MP2管对S非、R非两节点进行预充至高电平，同时保持电路中由Vdd、N5、N6对担任存储任务的P3-N7、P4-N8两管提供充放电支路，保持电路的输出不变，而S非、R非两节点预充至高电平并不对电路输出产生任何影响。

在CK信号上跳沿时，放大采样电路中的放大器读取输入信号并通过MN1，MN2，MN5三个NMOS管将S非、R非两者之一相应输入高电平的一端下拉至低电平，与此同时，保持电路也进行求值，与已经完成求值的放大采样电路配合将信号传输到输出节点Q、Q非。

在CK信号为1时，由放大采样电路的MN6管、MP3、MP4等管提供充放电支路维持由MP3-MN3、MN4-MP4两对交叉耦合反相器组成的对S非、R非的维持电路，同时，保持电路也有相应的充放电支路维持输出。

上述文献中的触发器电路有极短的建立时间和很快的速度，但是由于保持电路中各信号的到达时间不一致，电路会出现一段时间的误导通阶段。当D＝1，Q＝0时，CK信号上跳沿后，N3，N4导通，R非在此时一直保持高电平，N6导通，而P4由于Q＝0也处于导通状态，这样会出现一条经过P4、N3、N4、N6从电源到地的直流通路，为前文所说的误导通阶段，而这条直流通路需要在Q上拉至1才能截断，期间有长达两个门延迟的时间，如图2所示，I(vdd)在所述情况下一直保持着较高的电流。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何在误导通阶段截断从电源到地的直流通路，以降低功耗。

(二)技术方案

为解决上述技术问题，本发明提供了一种基于灵敏放大器的触发器，包括：电源端口，时钟端口、放大采样电路、与所述放大采样电路连接的保持电路，所述电源端口和时钟端口分别用于连接电源和时钟，向各电路提供电源和时钟信号，所述保持电路中包括两个对称设置的反相器，还包括与电源端口和所述反相器连接的控制管，用于在误导通阶段切断电源与所述触发器的连接。

其中，包括一个PMOS控制管，所述PMOS控制管的栅极连接所述时钟端口，源极连接所述电源端口，漏极连接两个反相器各自的PMOS管，用于在时钟触发下控制两个反相器各自的PMOS管与电源的通断。

其中，包括两个PMOS控制管，第一PMOS控制管的栅极连接所述时钟端口，源极连接所述电源端口，漏极连接第一反相器的PMOS管，用于在时钟触发下控制所述第一反相器的PMOS管与电源的通断；第二PMOS控制管的栅极连接所述时钟端口，源极连接所述电源端口，漏极连接第二反相器的PMOS管，用于在时钟触发下控制第二反相器的PMOS管与电源的通断。

(三)有益效果

本发明的基于灵敏放大器的触发器在电源Vdd和保持电路的反相器之间增加了一个由时钟控制的PMOS管，使得在误导通阶段切断了Vdd与触发器的连接，在不影响电路逻辑的情况下有效地避免了从电源到地的直流通路，从而降低了功耗。

附图说明

图1是现有的一种基于灵敏放大器的触发器结构示意图，(a)为放大采样电路，(b)为保持电路；

图2是图1中触发器的仿真结果图；

图3是本发明实施例的一种基于灵敏放大器的触发器结构示意图，(a)为放大采样电路，(b)为保持电路；

图4是本发明实施例的另一种基于灵敏放大器的触发器结构示意图，(a)为放大采样电路，(b)为保持电路；

图5是图3或图4的触发器的仿真结果图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

实施例1

如图3所示，本实施例的基于灵敏放大器的触发器，包括：电源端口，时钟端口、放大采样电路(图3中(a))、与放大采样电路连接的保持电路(图3中(b))。输入信号包括D(D非)及时钟CK，输出信号为Q(Q非)，(a)(b)电路中的S非和R非对应相连，两者为中间信号。电源端口和时钟端口分别用于连接电源Vdd和时钟CK，向各电路提供电源和时钟信号。保持电路中包括两个对称设置的反相器，如图3中(b)所示，P3管(PMOS型)和N7(NMOS型)管之间的连接构成一个反相器，P4(PMOS型)管和N8(NMOS型)管构成一个反相器，两者采用对称的方式连接形成交叉耦合反相器。本实施例中，在P3和P4与电源端口之间连接一个PMOS型的控制管P5，P5的栅极通过时钟端口连接时钟CK，源极通过电源端口连接电源Vdd，P5的漏极分别连接P3和P4的一端(源极或漏极)。

工作原理如下：

控制管P5在CK的控制下，使得在原有的误导通阶段切断了电源vdd与电路的连接，即在误导通阶段，CK为上跳沿后，P5被截止，关断了P4、N3、N4、N6从电源到地的直流通路。从图中可看出该控制管P5并未对整个电路的逻辑产生影响。且有效地避免了从电源到地的直流通路，从而降低了功耗。

实施例2

如图4所示，本实施例中的基于灵敏放大器的触发器在结构上与实施例1中的电路结构基本相同，不同的是在P3和电源端口之间连接一个PMOS型的控制管P6，在P4和电源端口之间连接一个PMOS型的控制管P5，P5和P6的栅极均通过时钟端口连接时钟CK，源极均通过电源端口连接电源Vdd，P6的漏极连接P3的一端(源极或漏极)，P5的漏极连接P4的一端(源极或漏极)。从图中可看出该控制管P5、P6并未对整个电路的逻辑产生影响，其工作原理与实施例1类似，此处不再敖述。

图5示出了实施例1或实施例2的基于灵敏放大器的触发器的仿真结果示意图。从图中看，改进前电路中出现的长时间漏电流情况得到有效缓解，相应时间段中的电流峰值2.3E-4(图2中A点)下降到改进后的1.66E-4(图5中A点)，下降幅度38.6％。周期功耗由7.2E-05J降至6.3E-05J，下降幅度12.5％，比改进前有很大的进步。改进后的电路在速度上也有一定的变化，改进前的CLK-H延迟为1.60ns(图2中B点)，改进后为1.84ns(图5中B点)，增加了15％；改进前的CLK-L延迟为1.05ns(图2中C点)，改进后降低到0.52ns(图5中C点)，降低幅度为49.5％。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (3)

1.一种基于灵敏放大器的触发器，包括：电源端口，时钟端口、放大采样电路、与所述放大采样电路连接的保持电路，所述电源端口和时钟端口分别用于连接电源和时钟，向各电路提供电源和时钟信号，所述保持电路中包括两个对称设置的反相器，其特征在于，还包括与电源端口和所述反相器连接的控制管，用于在误导通阶段切断电源与所述触发器的连接。

2.如权利要求1所述的基于灵敏放大器的触发器，其特征在于，包括一个PMOS控制管，所述PMOS控制管的栅极连接所述时钟端口，源极连接所述电源端口，漏极连接两个反相器各自的PMOS管，用于在时钟触发下控制两个反相器各自的PMOS管与电源的通断。

3.如权利要求1所述的基于灵敏放大器的触发器，其特征在于，包括两个PMOS控制管，第一PMOS控制管的栅极连接所述时钟端口，源极连接所述电源端口，漏极连接第一反相器的PMOS管，用于在时钟触发下控制所述第一反相器的PMOS管与电源的通断；第二PMOS控制管的栅极连接所述时钟端口，源极连接所述电源端口，漏极连接第二反相器的PMOS管，用于在时钟触发下控制第二反相器的PMOS管与电源的通断。

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