CN102420250A - 具有超结结构的半导体器件及其制造方法 - Google Patents

Abstract

本发明涉及一种具有超结结构的半导体器件及其制造方法，其包括位于半导体基板上的元件区域和周边区域；在半导体器件的截面上，在半导体基板的第一导电类型外延层内包括若干对具有第一导电类型的第一柱和具有第二导电类型的第二柱；第一柱与第二柱沿着电流流通的方向在半导体基板的第一导电类型外延层内延伸；在垂直电流流通的方向上，由所述第一柱和第二柱构成的多对PN柱交替连接设置，以在半导体基板内形成超结结构；超结结构存在于元件区域与周边区域；周边区域内超结结构对应PN柱接触面的晶面与元件区域内超结结构对应PN柱接触面的晶面属于相同晶面簇。本发明耐压一致性和可靠性好，制造工艺简单，制造成本低廉，适宜于批量生产。

Description

具有超结结构的半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，尤其是一种具有超结结构的半导体器件及其制造方法，属于半导体器件的技术领域。

背景技术

具有超结结构（Super Junction）的半导体功率MOSFET器件具有高耐压和低导通电阻的电学特性。超结结构形成于器件的漂移层内。该漂移层包括N导电类型柱（N柱）和P导电类型柱（P柱），N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。N柱具有N导电类型杂质，P柱具有P导电类型杂质，而且，N柱的杂质量与P柱的杂质量保持一致。当具有超结结构的MOSFET器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压。

一个完整的具有超结结构的MOSFET器件，其包括元件区域和周边区域，所述周边区域环绕包围元件区域。所述元件区域提供器件导通工作时电流流通的区域，所述周边区域提供器件耐压工作时电场向元件区域周边延伸所需的耐受区域。在所述具有超结结构的MOSFET器件当中，超结结构同时位于MOSFET器件的元件区域和周边区域，并且在MOSFET器件的制造过程当中，元件区域的超结结构和周边区域的超结结构，其制造工艺是在相同时间采用相同方法完成的。

目前公知的制造超结结构的半导体工艺方法包括：1）、多次外延、光刻和注入的制造工艺；具体来讲是指在给定的N型半导体基板上通过光刻工艺曝光出多个窗口；然后通过离子注入工艺向所述窗口内的N型半导体基板中注入P型杂质；随后在上述注入有P型杂质的N型半导体基板上生长N型外延层，并根据预先设定重复若干次上述光刻、注入、外延生长相关工艺过程；最后通过高温热过程使得上述N型外延层及N型半导体基板中的P型杂质扩散并上下连通形成P柱，从而形成交替邻接排布的P柱和N柱，即超结结构。此方法由于需要多次光刻和外延工艺，其工艺过程中的一致性与稳定性较难控制，并且制造成本昂贵，不利于产品性价比的提高。

目前公知的制造超结结构的半导体工艺方法还包括：2）、沟槽刻蚀与外延填充的制造工艺。中国专利CN 101872724A中所介绍的《超级结MOSFET的制作方法》，就涉及了一种使用沟槽外延填充工艺来制造超结结构的方法。具体来讲是指在给定的N型半导体基板上通过沟槽刻蚀相关工艺刻蚀出指定深宽比的沟槽；然后利用外延生长工艺将P型外延填入沟槽；随后通过刻蚀或化学机械抛光的方法平坦化N型半导体基板表面，从而形成交替邻接排布的P柱和N柱，即超结结构。此方法对比上述多次外延、光刻和注入的制造工艺，大大降低了器件的制造成本。与此同时，由于在此方法中P柱是通过P型外延生长填充所形成的，因此外延生长工艺直接决定了沟槽内P柱的一致性，从而直接影响器件的耐压稳定性与可靠性。外延生长工艺的特性主要是由外延生长设备和半导体基板生长外延所具有的物理特性所决定的，当半导体基板和外延生长设备选定后，如何能够进一步提高通过外延生长填充所形成的P柱的一致性，就成为了摆在器件设计人员面前的一个挑战。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种具有超结结构的半导体器件及其制造方法，其耐压一致性和可靠性好，制造工艺简单，制造成本低廉，适宜于批量生产。

按照本发明提供的技术方案，所述具有超结结构的半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板上的元件区域和周边区域，所述元件区域位于半导体基板的中心区，周边区域位于元件区域的外围，并且环绕包围所述元件区域；在所述半导体器件的截面上，在半导体基板的第一导电类型外延层内包括若干对具有第一导电类型的第一柱和具有第二导电类型的第二柱；所述具有第一导电类型的第一柱与具有第二导电类型的第二柱沿着电流流通的方向在半导体基板的第一导电类型外延层内延伸；在垂直电流流通的方向上，由所述第一柱和第二柱构成的多对PN柱交替连接设置，以在半导体基板内形成超结结构；其创新在于：

所述超结结构存在于元件区域与周边区域；所述周边区域内超结结构对应PN柱接触面的晶面与所述元件区域内超结结构对应PN柱接触面的晶面属于相同晶面簇。

在所述半导体器件的截面上，在所述元件区域与周边区域内形成超结结构的任意PN柱对在半导体基板内的延伸方向均垂直于半导体基板的表面。

在所述半导体器件的截面上，所述元件区域内任意 PN柱对的深度及宽度均相同。

在所述半导体器件的截面上，所述元件区域内包括MOS结构，所述MOS结构为平面型MOS结构或沟槽型MOS结构。

在所述半导体器件的俯视平面上，所述周边区域包括平行于元件区域内对应PN柱对的第一区域及垂直于所述元件区域内对应PN柱对的第二区域，所述第一区域与第二区域相互连接后环绕包围元件区域；第一区域内的PN柱对与元件区域内的PN柱对相互平行，第二区域内的PN柱对与元件区域内的PN柱对分布相对应一致，且第二区域内的PN柱对与元件区域内PN柱对相应延伸后重合连接。

在所述半导体器件的俯视平面上，所述周边区域包括平行于元件区域内对应PN柱对的第一区域及垂直于所述元件区域内对应PN柱对的第二区域，所述第一区域与第二区域相互连接后环绕包围元件区域；第一区域内的PN柱对与元件区域内的PN柱对相互平行，第二区域内的PN柱对于元件区域内的PN柱对相互垂直，且第二区域内的PN柱对与第一区域内的PN柱对对应连接并相互垂直。

一种具有超结结构的半导体器件制造方法，所述半导体器件的制造方法包括如下步骤：

a、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型外延层与第一导电类型衬底；

b、在所述半导体基板对应的第一导电类型外延层表面淀积硬掩膜层；

c、选择性的掩蔽和刻蚀硬掩膜层，形成多个沟槽刻蚀的硬掩膜开口；

d、通过硬掩膜开口，利用各向异性刻蚀方法在第一导电类型外延层上刻蚀出多个沟槽，所述沟槽在第一导电类型外延层中延伸的方向垂直于第一导电类型半导体基板表面，所述任意沟槽具有沟槽侧壁，所述任意沟槽侧壁的半导体材料晶面属于相同的晶面簇；

e、去除第一导电类型外延层表面的硬掩膜层；

f、在第一导电类型外延层表面上淀积生长第二导电类型外延层，所述第二导电类型外延层填充在上述沟槽内，并覆盖于第一导电类型外延层的表面；

g、对覆盖于第一导电类型外延层表面的第二导电类型外延层进行抛光和平坦化，在第一导电类型外延层内形成具有第二导电类型的第二柱；

h、在上述半导体基板对应于第一导电类型外延层的表面上，通过常规半导体工艺，得到半导体器件对应的元件区域与周边区域；所述元件区域包括平面型MOS结构或沟槽型MOS结构。

所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。

所述半导体基板的材料包括硅。所述步骤d中，任意沟槽侧壁的半导体材料晶面的晶面簇为晶面簇｛100｝或晶面簇｛110｝。

所述“第一导电类型”和“第二导电类型”两者中，对于N型半导体器件，第一导电类型指N型，第二导电类型为P型；对于P型半导体器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。

本发明的优点：

1、通过在第一导电类型的半导体基板上形成指定排布方式的沟槽，所述沟槽依据指定排布方式使得任意沟槽侧壁的半导体材料晶面均属于相同的晶面簇，那么在沟槽填充生长第二导电类型外延层时，所述第二导电类型外延层在具有相同晶面簇的半导体材料晶面表面生长时，其生长速率、晶格密度等物理特性均会保持一致，因此可以使得半导体基板上各处沟槽内第二导电类型外延层填充的一致性更加均匀，从而确保构成超结结构的P柱杂质浓度和分布更加均匀，保证了各处PN柱对的杂质平衡匹配，防止器件在耐压工作时出现漏源间漏电流（Idss）过大，器件过早击穿，增强了器件耐压特性的可靠性。

2、本发明在器件版图（layout）设计时即可按照指定排布方式设定沟槽刻蚀加工工艺前所需的光刻胶掩膜曝光与不曝光部分的排布图形，光刻加工工艺过程中所需的光刻版（Photo Mask）按照版图来制作，然后在器件加工过程中通过投影光刻工艺将版图上的图形转移至半导体基板上，最终再利用干法刻蚀工艺形成沟槽刻蚀的硬掩膜和沟槽；上述光刻和刻蚀工艺均属于现有半导体常规加工工艺，工艺条件和设备与现有通过沟槽填充形成超结结构的半导体工艺完全兼容，在提升产品性能的同时并未增加任何制造成本，从而提高了产品的性价比。

附图说明

图1为本发明半导体器件实施例1的俯视平面图。

图2为图1的A-A的剖视图。

图3为本发明半导体器件实施例2的俯视平面图。

图4~图8为本发明半导体器件的具体实施工艺步骤剖视图，其中：

图4为半导体基板的结构示意图。

图5为形成刻蚀沟槽硬掩膜开口后的剖视图。

图6为形成沟槽后的剖视图。

图7为对第二导电类型外延层平坦化后的剖视图。

图8为形成完整MOS结构后的剖视图。

图9为在本发明半导体器件实施例1和实施例2中，当选取表面晶向为｛100｝的半导体基板时，半导体器件元件区域内沟槽的侧壁晶向与周边区域内沟槽的侧壁晶向示意图。

图10为现有具有超结结构的MOSFET器件俯视平面图。

图11为图10中半导体器件周边区域内圆弧形状PN柱对的俯视平面放大示意图。

图12为图11中，当选取周边区域PN柱对与元件区域PN柱对成45度夹角时，半导体器件元件区域内沟槽的侧壁晶向与周边区域内沟槽的侧壁晶向示意图。

附图标记说明：1-元件区域、2-周边区域、3-P柱、4-N柱、5-导电多晶硅、6-N型外延层、7-绝缘介质层、8-N+衬底、9-P型阱区、10-N型源区、11-MOS结构、12-绝缘氧化层、13-硬掩膜开口、14-硬掩膜层、15-沟槽、16-源极金属、17-第一区域、18-第二区域、19-半导体基板、20-P柱区及21-N柱区。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

为了能够提高半导体器件耐压一致性及可靠性，以N型MOSFET半导体器件为例，来说明本发明的结构及相应的特征。在半导体器件的俯视平面上，包括位于半导体基板19上的元件区域1和周边区域2，所述元件区域1位于半导体基板19的中心区，周边区域2位于元件区域1的外围，并且环绕包围所述元件区域1；在所述半导体器件的截面上，在半导体基板19的N型外延层6内包括若干对P柱3和N柱4；所述P柱3与N柱4沿着电流流通的方向在半导体基板19的N型外延层6内延伸；在垂直电流流通的方向上，由所述P柱3和N柱4构成的多对PN柱交替连接设置，以在半导体基板19内形成超结结构。所述超结结构存在于元件区域1与周边区域2；所述周边区域2内超结结构对应PN柱接触面的晶面与所述元件区域1内超结结构对应PN柱接触面的晶面属于相同晶面簇。通过将周边区域1内的超结结构对应PN柱接触面的晶面与所述元件区域2内超结结构对应PN柱接触面的晶面设置为相同的晶面簇，能够使得在形成P柱3过程中其生长速率、晶格密度等物理特性会保持一致，因此可以使得半导体基板19上各处沟槽15内P型外延层填充的更加均匀一致，从而确保构成超结结构的P柱杂质浓度和分布更加均匀，保证了各处PN柱对的杂质平衡匹配，防止器件在耐压工作时出现漏源间漏电流（Idss）过大，器件过早击穿，增强了器件耐压特性的可靠性。

具体地，周边区域2在环绕包围元件区域1时，根据元件区域1内PN柱的设置情况可以将周边区域2分为第一区域17及第二区域18，其中，第一区域17平行于元件区域1内的PN柱，第二区域18垂直于元件区域1内的PN柱。在第一区域17及第二区域18内均设置有PN柱对，通过相应PN柱对与元件区域1内的PN柱对的平行或垂直关系，以使得周边区域2内超结结构对应PN柱接触面的晶面与所述元件区域1内超结结构对应PN柱接触面的晶面属于相同晶面簇。当然，只要能够使得周边区域2内超结结构对应PN柱接触面的晶面与所述元件区域1内超结结构对应PN柱接触面的晶面属于相同晶面簇，都能够达到本发明的目的。下面通过实施例1和实施例2具体实施来对本发明作具体的说明。

实施例1

如图1所示：在所述半导体器件的俯视平面上，所述元件区域1包括有P柱3和N柱4，相邻P柱3和N柱4构成超结结构的PN柱对，所述元件区域1包括多对平行连接设置的PN柱对区；所述元件区域1内还包括有导电多晶硅5，所述导电多晶硅5位于N柱4对应的区域内，并位于N柱4的上方。图1中突出显示了周边区域2，通过突出显示周边区域2内的PN柱对与元件区域1内的PN柱对的关系，来说明本实施例的有效性。

在所述半导体器件的俯视平面上，所述周边区域2包括平行于元件区域1内PN柱对的第一区域17及垂直于元件区域1内PN柱对的第二区域18，所述第一区域17及第二区域18内均设置有超结结构；第一区域17与第二区域18首尾依次连接，并形成包围环绕元件区域1的结构。其中，第一区域17内的PN柱对平行于元件区域1内的PN柱对，即第一区域17内的PN柱对在轴线方向上平行于元件区域1内对应PN柱对的方向。图1中，第一区域17及第二区域18分别为相应大括号对应的区域，第一区域17及第二区域18有相应的交叉结合部。第二区域18内的PN柱对垂直于元件区域1内对应PN柱对，即第二区域18内的PN柱对在轴向方向垂直于元件区域1内对应PN柱对的方向；且第二区域18内的PN柱对与第一区域17内的PN柱对的对应端部相互连接，且第二区域18内的PN柱对于第一区域17内的PN柱对的轴线相互垂直。通过上述设置后，能够使得周边区域2内超结结构对应PN柱接触面的晶面与所述元件区域1内超结结构对应PN柱接触面的晶面属于相同晶面簇。周边区域2内超结结构的PN柱接触面的晶面都属于相同的晶面簇，同时，元件区域1内超结结构的PN柱接触面的晶面也都属于相同的晶面簇。

如图2所示，在所述具有超结结构的半导体器件的截面上，包括元件区域1和周边区域2，所述元件区域1位于半导体基板19的中心区域，周边区域2位于元件区域1的外围，并环绕所述元件区域1。所述半导体基板19包括N型外延层6与N+衬底8，所述N型外延层6邻接所述N+衬底8。在所述具有超结结构的半导体器件的截面上，所述N型外延层6内包括多对具有N型导电类型的第一柱和具有P型导电类型的第二柱，即N柱4形成第一柱，P柱3形成第二柱。所述N柱4和P柱3在N型外延层6内交替设置，形成超结结构；所述N柱4与P柱3沿着电流流通的方向在半导体基板的N型外延层6内延伸，即P柱3在N型外延层6内向靠近N+衬底8的方向延伸；在垂直于电流流通的方向上，N柱4与P柱3交替连接设置形成超结结构，所述超结结构设置于器件元件区域1及周边区域2。

在所述半导体器件横截面上，所述N型外延层6内设置有多对交替邻接设置的PN柱对，每对PN柱对均由一个N柱4和一个P柱3相连构成。所述P柱3沿着电流流通的方向在N型外延层6内向N+衬底8的方向延伸，延伸的距离小于N型外延层6的厚度；元件区域1内任意PN柱对的宽度及深度均相同。N型外延层6在沿着电流流通的方向上被多个P柱3分隔为多个与对应P柱3相邻接的N柱4。

在所述半导体器件的截面上，所述元件区域1的元件具有MOS结构11，所述MOS结构11包括平面型MOSFET或沟槽型MOSFET结构；元件区域内电流在纵向流动，即垂直于设置MOSFET的方向；也即沿着N型外延层6与N+衬底8间的方向流动。图2中，给出了平面型MOSFET的结构。

在所述半导体器件的截面上，在所述元件区域1中超结结构的上部形成相互独立的P型阱区9，所述相邻的两个P型阱区9由相应的N柱4所隔离，P型阱区9与下方的P柱3相连接；所述P型阱区9利用N柱4相隔离，保证MOS结构11中电流流通的通道。在P型阱区9的上部，设置相互独立的N型源区10。部分的N型源区10、P型阱区9与N型源区10的横向结深差、隔离P型阱区的N柱4被绝缘氧化层12所覆盖，绝缘氧化层12上面覆盖有导电多晶硅5，元件区域上的绝缘氧化层12和导电多晶硅5被绝缘介质层7所包覆。绝缘介质层7上面和相邻绝缘介质层7间的区域覆盖填充有源极金属16，源极金属16与曝露出来的N型源区10和P型阱区9电性连接成等电位。所述绝缘介质层7还覆盖周边区域2超结结构的上表面，所述源极金属16还延伸覆盖于部分周边区域绝缘介质层7的上表面；位于元件区域1与周边区2域结合部的绝缘介质层7上覆盖有导电多晶硅5。

实施例2

如图3所示：在所述半导体器件的俯视平面上，所述元件区域1包括有P柱3和N柱4，相邻P柱3和N柱4构成超结结构的PN柱对，所述元件区域1包括多对平行连接设置的PN柱对区；所述元件区域1内还包括有导电多晶硅5，所述导电多晶硅5位于N柱4对应的区域内，并位于N柱4的上方。

在所述半导体器件的俯视平面上，所述周边区域2包括平行于元件区域1内PN柱对的第一区域17及垂直于元件区域1内PN柱对的第二区域18，所述第一区域17及第二区域18内均设置有超结结构；第一区域17与第二区域18首尾依次连接，并形成包围环绕元件区域1的结构。图3中，第一区域17及第二区域18分别为相应大括号对应的区域，第一区域17及第二区域18有相应的交叉结合部。其中，第一区域17内的PN柱对平行于元件区域1内的PN柱对，即第一区域17内的PN柱对在轴线方向上平行于元件区域1内对应PN柱对的方向。第二区域18内的PN柱对也平行于元件区域1内对应PN柱对，第二区域18内的PN柱对与元件区域1内的PN柱对的分布相对应一致，且第二区域18内的PN柱对与元件区域1内PN柱对相应延伸后重合连接，即第二区域18内的PN柱对与元件区域1内的PN柱对相互连接成整体，第二区域18内的PN柱对也平行于第一区域17内的PN柱对。通过上述设置后，能够使得周边区域2内超结结构对应PN柱接触面的晶面与所述元件区域1内超结结构对应PN柱接触面的晶面属于相同晶面簇。

图3中B-B的剖视图与实施例1中图1的A-A剖视图得到的结构相同，本实施例中的所述元件区域1的元件采用平面型MOSFET；当将平面型MOSFET结构换成沟槽型MOSFET时，能够得到相应具有超结结构的沟槽型MOSFET器件。

上述实施例1和实施例2的半导体器件结构，采用下述工艺步骤实现：

a、提供具有N型导电类型的半导体基板19，所述半导体基板19的材料包括硅；所述半导体基板19包括N型外延层6与N+衬底8，其中N型外延层6用于提供超结结构中的N柱，其中N+衬底具有高掺杂浓度的N+导电类型；N型外延层邻接N+衬底，半导体基板19材料对应的晶面簇为晶面簇｛100｝或晶面簇｛110｝，如图4所示；

b、在所述半导体基板19对应的N型外延层6表面淀积硬掩膜层14；所述硬掩膜层14可以采用LPTEOS（低压化学气相沉积四乙基原硅酸盐）、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅；

c、通过光刻工艺和刻蚀工艺，在N型外延层6上选择性的掩蔽和刻蚀硬掩膜层14，形成具有多个用于沟槽刻蚀的硬掩膜开口13，所述硬掩膜开口13包括位于元件区域1的硬掩膜开口13和位于周边区域2的硬掩膜开口13，所述硬掩膜开口13从硬掩膜层14的表面延伸到N型外延层6的表面；如图5所示；

d、利用硬掩膜开口13，在N型外延层6上利用各向异性刻蚀方法蚀出沟槽15；所述沟槽15由N型外延层6表面垂直向下在N型外延层6内延伸指定距离，并将N型外延层6分隔为多个N柱4，所述N柱4的深度与沟槽15的深度一致；所述沟槽15包括位于元件区域1的沟槽15和位于周边区域2的沟槽15；所述元件区域1对应沟槽15的沟槽侧壁晶面与周边区域2对应沟槽15的沟槽侧壁晶面属于相同的晶面簇，如图6所示；

周边区域2内的沟槽15包括位于第一区域17及第二区域18内的沟槽15，通过将第一区域17及第二第二区域18内的沟槽15侧壁与元件区域1内的沟槽侧壁相平行或垂直分布设置，能够使得元件区域1对应沟槽15的沟槽侧壁晶面与周边区域2对应沟槽15的沟槽侧壁晶面属于相同的晶面簇；从而当沟槽15内生长得到P柱4后，能够使得所述周边区域2内超结结构对应PN柱接触面的晶面与所述元件区域1内超结结构对应PN柱接触面的晶面属于相同晶面簇；沟槽15的侧壁垂直于N型外延层6的表面；

e、去除N型外延层6表面的硬掩膜层14；

f、在N型外延层6表面上淀积生长P型外延层，所述P型外延层填充在上述沟槽15内，并覆盖在N型外延层6的表面上；当沟槽15内填充P型外延层后，P型外延层在N型外延层6内形成P柱，得到P柱3后能在N型外延层6内形成交替设置的N柱4和P柱3，从而得到位于元件区域1内的超结结构及周边区域2内的超结结构；元件区域1内任意对PN柱对的深度和宽度均相同；

g、对覆盖在N型外延层6表面的P型外延层进行抛光和平坦化，去除N型外延层6表面的P型外延层后，从而形成具有多对PN柱的半导体基板结构，如图7所示；

h、在上述半导体基板19对应于N型外延层的表面上，通过常规半导体工艺，得到半导体器件对应的元件区域1与周边区域2；如图2和图8所示；所述元件区域的MOS结构11包括平面型MOS结构或沟槽型MOS结构；所述平面型MOS结构的制造方法可以参考ZL01807673.4中所公开的制造方法；所述沟槽型MOS结构的制造方法可以参考ZL200510110709.8中所公开的制造方法；通过在元件区域1形成平面MOS结构或沟槽型MOS结构，得到具有超结结构的半导体器件结构。

本发明具有超结结构的半导体器件的工作机理为：在实施例1与实施例2中，在所述半导体器件的俯视平面上，所述周边区域2包括第一区域17及第二区域18，其中，第一区域17内的PN柱对平行于元件区域1内的PN柱对；第二区域18内的PN柱对平行或垂直于元件区域1内的PN柱对，通过设置第二区域18内的PN柱对与元件区域1内PN柱对平行或垂直，能够得到对应的半导体器件。在所述半导体器件的截面上，所述沟槽15由N型外延层6表面垂直向下在N型外延层6内延伸，因此，在所述N型半导体外延层6内，各处沟槽的沟槽侧壁均相互平行或相互垂直。如图9所示，N型外延层6的表面为面abcd，面abBA为元件区域1内沟槽的沟槽侧壁，面adDA、面dcCD和面bcCB为周边区域2内沟槽的沟槽侧壁，所述面abBA、面adDA、面dcCD、面bcCB垂直于面abcd，所述面dcCD平行于面abBA，所述面adDA和面bcCB垂直于面abBA，当选取半导体功率MOSFET器件最常用的，具有｛100｝晶面的半导体基板硅材料时，即所述面abcd的晶面为（100），那么所述面abBA、面adDA、面dcCD、面bcCB的晶面分别对应为（010）、（001）、（010）、（001），上述（100）晶面、（010）晶面、（001）晶面均属于同一晶面簇，所述晶面簇为（100）。此处为了更便于表述周边区域2内对应沟槽侧壁与元件区域1内对应沟槽侧壁的关系，在建立晶面分析坐标系时，主要列举了周边区域2内对应沟槽侧壁，从而能够较为直观的得到相应的平行与垂直关系。晶面分析坐标系为半导体行业中，对半导体晶面分析常用的分析坐标系，分析得到的结果具有普适性。图9分析的情况与实施例1的情况相一致，当采用实施例2的情况时，可以同理建立晶面分析坐标系，建立晶面分析坐标系后能够同样得到周边区域内超结结构对应PN柱接触面的晶面与所述元件区域内超结结构对应PN柱接触面的晶面属于相同晶面簇，此处不再列举。

在硅晶体中，不同晶面簇中的晶面由于其原子面密度不同，因此其晶面的物理特性也不同，而在相同晶面簇下的晶面，其晶面的物理特性是一致的，所述晶面的物理特性包括晶体生长速率、晶面腐蚀速率、热生长二氧化硅（SiO₂）时硅的氧化速率等方面，所以上述面abBA、面adDA、面dcCD、面bcCB具有相同的晶面物理特性，那么在所述半导体器件元件区域1的沟槽和周边区域2的沟槽内淀积生长P型外延层时的生长速率就基本一致，从而使得元件区域1和周边区域2内各处P柱的浓度基本保持一致，即周边区域2内超结结构对应PN柱接触面的晶面与所述元件区域1内超结结构对应PN柱接触面的晶面属于相同晶面簇，增加了器件耐压的一致性与可靠性。

如图10所示，为现有常规具有超结结构的半导体功率MOSFET器件的俯视平面图，所述半导体器件也包括位于半导体基板中心的元件区域和环绕包围所述元件区域的周边区域，所述元件区域和周边区域均包含有PN柱对的超结结构，在所述周边区域内，包括P柱区20及N柱区21，所述P柱区20与N柱区21交替设置形成超结结构。但是有部分区域的PN柱对并未与元件区域的PN柱对平行或垂直，而是采用圆弧形状设置；即在周边区域的第一区域与第二区域的连接过渡处采用圆弧形状过渡。如图11所示，为上述周边区域内圆弧形状设置的放大示意图，所述圆弧部分可以近似为多个具有一定截距的线段，所述线段依次连接成圆弧形状，所述每个线段位置处的PN柱对与元件区域内的PN柱对的夹角均不一致，并且既不相互平行也相互不垂直；如图12所示，选取周边区域内圆弧处PN柱对与元件区域内PN柱对成45度夹角的周边区域PN柱对来分析，所述周边区域内沟槽的沟槽侧壁为面dbBD，所述面dbBD与上述面abBA成45度夹角，所述面dbBD的晶面为｛011｝，不属于｛100｝晶面簇，因此，面dbBD在淀积生长P型外延层时的生长速率与面abBA、面adDA、面dcCD、面bcCB均不一致，具体来讲，面dbBD的外延生长速率会更慢一些，从而容易导致周边区域内圆弧处沟槽内的外延填充密度与周边区域除圆弧处以外的沟槽内外延填充密度不一致，影响P柱浓度，不利于器件耐压的一致性与可靠性。而采用了本发明的沟槽侧壁晶面设置方法，可以避免此类问题的出现，在不增加任何制造成本的前提下，提高了器件的性能，适宜于批量生产。

Claims (10)

1.一种具有超结结构的半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板上的元件区域和周边区域，所述元件区域位于半导体基板的中心区，周边区域位于元件区域的外围，并且环绕包围所述元件区域；在所述半导体器件的截面上，在半导体基板的第一导电类型外延层内包括若干对具有第一导电类型的第一柱和具有第二导电类型的第二柱；所述具有第一导电类型的第一柱与具有第二导电类型的第二柱沿着电流流通的方向在半导体基板的第一导电类型外延层内延伸；在垂直电流流通的方向上，由所述第一柱和第二柱构成的多对PN柱交替连接设置，以在半导体基板内形成超结结构；其特征是：

所述超结结构存在于元件区域与周边区域；所述周边区域内超结结构对应PN柱接触面的晶面与所述元件区域内超结结构对应PN柱接触面的晶面属于相同晶面簇。

2.根据权利要求1所述具有超结结构的半导体器件，其特征是：在所述半导体器件的截面上，在所述元件区域与周边区域内形成超结结构的任意PN柱对在半导体基板内的延伸方向均垂直于半导体基板的表面。

3.根据权利要求1所述具有超结结构的半导体器件，其特征是：在所述半导体器件的截面上，所述元件区域内任意 PN柱对的深度及宽度均相同。

4.根据权利要求1所述具有超结结构的半导体器件，其特征是：在所述半导体器件的截面上，所述元件区域内包括MOS结构，所述MOS结构为平面型MOS结构或沟槽型MOS结构。

5.根据权利要求1所述具有超结结构的半导体器件，其特征是：在所述半导体器件的俯视平面上，所述周边区域包括平行于元件区域内对应PN柱对的第一区域及垂直于所述元件区域内对应PN柱对的第二区域，所述第一区域与第二区域相互连接后环绕包围元件区域；第一区域内的PN柱对与元件区域内的PN柱对相互平行，第二区域内的PN柱对与元件区域内的PN柱对分布相对应一致，且第二区域内的PN柱对与元件区域内PN柱对相应延伸后重合连接。

6.根据权利要求1所述具有超结结构的半导体器件，其特征是：在所述半导体器件的俯视平面上，所述周边区域包括平行于元件区域内对应PN柱对的第一区域及垂直于所述元件区域内对应PN柱对的第二区域，所述第一区域与第二区域相互连接后环绕包围元件区域；第一区域内的PN柱对与元件区域内的PN柱对相互平行，第二区域内的PN柱对于元件区域内的PN柱对相互垂直，且第二区域内的PN柱对与第一区域内的PN柱对对应连接并相互垂直。

7.一种具有超结结构的半导体器件制造方法，其特征是：所述半导体器件的制造方法包括如下步骤：

（a）、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型外延层与第一导电类型衬底；

（b）、在所述半导体基板对应的第一导电类型外延层表面淀积硬掩膜层；

（c）、选择性的掩蔽和刻蚀硬掩膜层，形成多个沟槽刻蚀的硬掩膜开口；

（d）、通过硬掩膜开口，利用各向异性刻蚀方法在第一导电类型外延层上刻蚀出多个沟槽，所述沟槽在第一导电类型外延层中延伸的方向垂直于第一导电类型半导体基板表面，所述任意沟槽具有沟槽侧壁，所述任意沟槽侧壁的半导体材料晶面属于相同的晶面簇；

（e）、去除第一导电类型外延层表面的硬掩膜层；

（f）、在第一导电类型外延层表面上淀积生长第二导电类型外延层，所述第二导电类型外延层填充在上述沟槽内，并覆盖于第一导电类型外延层的表面；

（g）、对覆盖于第一导电类型外延层表面的第二导电类型外延层进行抛光和平坦化，在第一导电类型外延层内形成具有第二导电类型的第二柱；

（h）、在上述半导体基板对应于第一导电类型外延层的表面上，通过常规半导体工艺，得到半导体器件对应的元件区域与周边区域；所述元件区域包括平面型MOS结构或沟槽型MOS结构。

8.根据权利要求7所述具有超结结构的半导体器件制造方法，其特征是：所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。

9.根据权利要求7所述具有超结结构的半导体器件制造方法，其特征是：所述半导体基板的材料包括硅。

10.根据权利要求7所述具有超结结构的半导体器件制造方法，其特征是：所述步骤（d）中，任意沟槽侧壁的半导体材料晶面的晶面簇为晶面簇｛100｝或晶面簇｛110｝。

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