CN102405525B - 多层互连系统 - Google Patents

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Abstract

本发明提供了一种阳连接部件(120)，用于与对应构造的阴连接部件(140)连接在一起，该阴连接部件(140)具有延伸到该阴连接部件(140)的阴基板(142)的主表面(170)中的凹陷(144)，其中该阴连接部件(140)包括多个导电阴接触件(146)，所述多个导电阴接触件(146)彼此电去耦且相对于该阴基板(142)的主表面(170)设置在不同高度水平处，该阳连接部件(120)包括阳基板(102)和凸起(104)，凸起(104)从阳基板(102)的主表面(160)突出并包括多个导电阳接触件(106)，所述多个导电阳接触件(106)彼此电去耦且相对于阳基板(102)的主表面(160)设置在不同高度水平处，其中阳连接部件(120)适于与阴连接部件(140)连接在一起，使得在连接时，所述多个导电阳接触件(106)中的每一个与所述多个导电阴接触件(146)中的一个接触，用于在不同高度水平处提供电接触，其中，阳基板(102)形成芯片、芯片封装和电路板之一的一部分。

Description

多层互连系统
技术领域
本发明涉及阳连接部件。本发明还涉及阴连接部件。而且，本发明涉及电子装置。而且，本发明涉及将阳连接部件与阴连接部件连接在一起的方法。
背景技术
例如，为了封装半导体芯片和为了将封装好的半导体芯片连接至印刷电路板，必须形成多个电接触件。为尺寸持续缩小的管芯(裸片)提供越来越多的I/O互连的能力是重要的问题。此外，随着半导体电路的缩小，较小尺寸的封装同样有助于蜂窝电话和其他手持装置的小型化。
WO 02/13253公开了制造用于连接至具有对应的阳连接器的微型部件的阴微连接器的方法，该方法包括下述步骤：在基板上沉积第一层，去除第一层的选定部分，并去除基板的选定部分，以在基板限定具有开口的凹陷，第一层的一个或多个部分在凹陷的开口的上方部分地延伸，第一层的材料和厚度被选择为使得当对应的阳连接器插入凹陷中，第一层的在凹陷的开口的上方延伸的所述一个或多个部分弯曲以将阳连接器保持在凹陷内的所需位置，其中通过采用第一蚀刻剂的第一蚀刻工艺去除基板的选定部分以底切第一层，第一蚀刻工艺的蚀刻周期被选择为蚀刻足以允许第一层弯曲的第一宽度，通过采用不同于第一蚀刻剂的第二蚀刻剂的第二蚀刻工艺蚀刻至第二宽度以底切第一层，第二蚀刻工艺的蚀刻周期被选择为使得第二宽度小于第一宽度，其中第二蚀刻工艺的垂直于第一层的平面的蚀刻速率大于平行于第一层的平面的蚀刻速率。
然而，当将连接的部分变得越来越小时，常规的连接技术不允许提供足够数量的接触件。
发明内容
因此，本发明的目的是使得能够进行两个部件的连接，以形成足够数量的电接触件。
本发明的目的由根据独立权利要求的阳连接部件、阴连接部件、电子装置和将阳连接部件与阴连接部件连接在一起的方法实现。
根据示例性实施方式，提供了一种阳连接部件，其用于与对应构造的阴连接部件连接在一起，该阴连接部件具有延伸到该阴连接部件的阴基板的主表面(例如平坦表面部)中的凹陷(如凹槽)，其中该阴连接部件包括彼此电去耦且相对于阴基板的主表面设置在(凹陷内)不同高度水平处的多个导电阴接触件(其可以在凹陷内的侧向位置处暴露至环境)，该阳连接部件包括阳基板和凸起，凸起从阳基板的主表面突出并包括彼此电去耦且相对于阳基板的主表面设置在不同高度水平(或者标高或海拔，即，在离阳基板的主表面的不同距离处)处的多个导电阳接触件，其中阳连接部件，适于与阴连接部件连接在一起，使得在连接时，所述多个导电阳接触件的每一个与所述多个导电阴接触件中的一个接触，用于在不同高度水平处提供电接触，其中阳基板形成芯片(如电子芯片，特别是集成电路)、芯片封装和电路板(如用于承载所述芯片或芯片封装的基板，该电路板可以为印刷电路板或者该芯片将直接安装在其上的另一个芯片)之一的至少一部分。
根据另一种示例性实施方式，提供了一种阴连接部件，其用于与对应构造的阳连接部件连接在一起，阳连接部件具有从阳连接部件的阳基板的主表面(例如平坦表面部)突出的凸起，其中该阳连接部件包括多个导电阳接触件(其可以在凸起内的侧边界处暴露至环境)，所述多个导电阳接触件彼此电去耦并相对于阳基板的主表面设置在(凸起上的)不同高度水平，该阴连接部件包括阴基板和凹陷，凹陷延伸到阴基板的主表面中，并限定阴极基板的多个导电阴接触件，所述多个导电阴接触件彼此电去耦且相对于阴基板的主表面设置在不同高度水平(或者标高或海拔，即，在离阴基板的主表面的不同距离处)处，其中阴连接部件适于与阳连接部件连接在一起，使得在连接时，所述多个导电阳接触件中的每一个与所述多个导电阴接触件中的一个接触，用于在不同高度水平处提供电接触，其中，阴基板形成芯片、芯片封装和电路板之一的至少一部分。
根据又一种示例性实施方式，提供了一种电子装置(如移动电话其他便携式装置)，其包括具有上述特征的阳连接部件和具有上述特征的阴连接部件，其中阳连接部件与阴连接部件连接在一起，其中所述阳基板和阴基板中的一个形成所述芯片或芯片封装的至少一部分，并且所述阳基板和阴基板中的另一个形成所述电路板的至少一部分。
根据再一种示例性实施方式，提供了一种将阳连接部件与阴连接部件连接在一起的方法，该方法包括下述步骤：提供所述阳连接部件，该阳连接部件具有阳基板和凸起，凸起从阳基板的主表面突出并包括多个导电阳接触件，所述多个导电阳接触件彼此电去耦且相对于阳基板的主表面设置在不同高度水平处；提供所述阴连接部件，该阴连接部件具有阴基板和凹陷，凹陷延伸到阴基板的主表面中，并限定阴极基板的多个导电阴接触件，所述多个导电阴接触件彼此电去耦且相对于阴基板的主表面设置在不同高度水平处；以及将阳连接部件与阴连接部件连接在一起，使得在连接时，所述多个导电阳接触件中的每一个与所述多个导电阴接触件中的一个接触，用于在不同高度水平处提供电接触(用于将阳连接部件与阴连接部件连接在一起)；其中所述阳基板和阴基板中的一个形成芯片或芯片封装的至少一部分，并且所述阳基板阴基板中的另一个形成电路板的至少一部分。
术语″基板″可以表示任何适合的材料，如诸如硅之类的半导体，诸如玻璃或塑料之类的电介质材料，或金属或金属箔。根据示例性实施方式，术语″基板″可以用来大致定义位于感兴趣的层或部分下面和/上面的层的元件。此外，基板可以为其他可以形成层或将安装部件的任何其他基底。
术语基板的″主表面″可以具体地表示基板的平坦表面部，特别是通常用于处理基板(例如用于在其上形成结构，或用于在其中形成凹槽)的平坦表面部。
术语″芯片封装″可以具体地表示芯片进入其中用于插入(插座式安装)或焊接(表面安装)到诸如印刷电路板之类的电路板上的壳体，因此形成用于芯片的安装。在电子学中，术语芯片封装或芯片载体可以表示添加到部件或集成电路周围以允许没有损坏地处理它并将它结合在电路中的材料。
术语″电路板″可以具体地表示其上将安装诸如半导体芯片之类的封装好的芯片的支架或安装基底。更具体地，印刷电路板可以表示为包括绝缘体(例如纤维玻璃)的电路板，在该电路板的基底上具有作为导线的导电材料的线。绝缘体可以包括粘接成单个实体的一层或多层。这些附加层可以用于多种目的，包括为电路板提供接地。印刷电路板或PCB可以用来机械地支撑电子部件，并采用由层叠在非导电基板上的铜片蚀刻而成的导电通路或迹线电连接电子部件。电路板也可以是印刷线路板(PWB)或蚀刻线路板。
根据本发明的示例性实施方式，提供连接套件，其允许在电路板(如印刷电路板，PCB)和芯片封装(如用于保持半导体芯片的半导体芯片封装)之间进行简单、小尺寸、重量轻、多引脚连接。为此目的，阳连接部件的至少一个凸起简单地插入阴连接部件的至少一个对应凹陷中，使得设置在凸起的不同高度水平处的多个电接触件以配合的方式与由处于不同高度水平的至少一个凹陷限定的对应的接触件对准。换句话说，当主基板的平坦表面部限定水平平面时，阳构件和阴构件沿垂直于水平平面定向的垂直方向形成多个电连接。与二维配置相比，通过为电接触目的而采用第三维尺寸，彼此连接的引脚或电接触件可以加倍。这可以允许以每面积单元上可连接的引脚的数量显著增加的方式将集成电路芯片与电路板连接在一起。这允许以连接的接触件的数量由于沿垂直于基板的主表面的方向的第三维的引入而基本不受限制的方式在阳部件和阴部件之间进行安全、简单或快速的连接。
本发明的实施方式涉及精细间距集成电路封装互连。通常，由于凸块尺寸和间距，对可以装配在芯片表面上的输入/输出引脚的量存在限制。本发明的实施方式提供了三维互连，包括由管状连接器围绕的柱状中心连接器。芯片封装的三维阳型器件可以插入PCB板的阴型器件，导致在先前由焊料凸块占据的相同空间中产生处于不同高度的多个连接。因此，阳-阴型多层互连可以设置在芯片封装和电路板。在一种实施方式，采用同轴连接器的某种多层互连也是可能的。
在下文中，将说明阳连接部件的进一步的示例性实施方式。然而，这些实施方式适用于阴连接部件，适用于电子装置和适用于方法。
在一种实施方式中，能够提供诸如电子芯片(半导体构件)之类的集成电路与基板的直接连接。换句话说，本发明的实施方式不限于芯片封装应用。
凸起可以由凸块工艺(如电镀或无电镀凸块程序)制造。
阳构件的合适的电连接位置是凸起的顶侧。替代地，阳构件的电连接位置可以是凸起的侧面。此外，水平(或径向)接触件和垂直(顶侧式)接触件的组合是可能的。
阳连接部件可以包括多个凸起，特别是凸起的阵列(例如二维阵列)，凸起从阳基板的主表面突出，并且包括彼此电去耦且相对于阳基板的主表面设置在不同高度水平处的多个导电阳接触件。这种阵列具体地可以为设置成M行和N列的矩阵状凸起阵列。这可以允许M×N×P个的大量引脚与每个凸起/凹陷具有P个引脚的垂直多引脚配置连接在一起。
凸起可以包括从阳基板的主表面突出的中心柱(例如圆柱形状)和围绕(例如同心地)所述柱的至少一个管(例如中空圆柱形状)。柱和管可以包括所述多个导电阳接触件和用于将所述导电阳接触件彼此电去耦的电绝缘材料。中心柱可以为圆柱或柱状结构，包括或由诸如金属之类的导电材料构成。该中心柱可以从阳基板突出达最大高度，并且还可以用来为用户提供用于阳部件和阴部件之间的连接中心的直观定位。同心地设置在该柱周围的是一个或多个管状结构，其允许获得旋转对称几何形状。每个管可以包括导电部和电绝缘部。所述管的导电部和电绝缘部的配置可以使得在阳连接部件和阴连接部件连接时，每个导电部与阴连接部件的导电部中的对应的一个电接触。夹在其间的电介质部分可以允许防止不同接触之间的不希望的串扰或不希望的电连接。
凸块、管和孔可以是圆形且对称的，以容易连接。对于甚至更容易的连接步骤，可以采用锥形形式。
此外，非对称形状也是可行，其具有限定用于组装以防止接触件的故障连接的优选定位的优势。这也可以通过在空间上与其余连接矩阵分开的对准附加阳-阴连接而实现。
中心柱可以延伸到大于所述至少一个管延伸高度的高度，从而形成锥形凸起，特别是台阶状锥形凸起(比较图3)。采用这种构造可以形成″箭头″形凸起，其为用户提供关于如何将凸起与阴连接部件的对应形状的凹陷正确地连接在一起的直观指示。采用这种锥形结构，远离阳基板延伸至最大高度的部分适于与凹陷的底部进行电接触。设置在中心柱周围的管可以延伸至持续降低的高度，以便在剖视图中，获得台阶状或阶梯状几何形状。作为管状结构的替代，还可能提供一种结构，其具有矩形(或者一般地说，多边形)，具有某种壁厚。在这种情况中，柱也可以具有矩形，例如方形(或者一般地说，多边形)横截面。
锥形结构的凸起的优点是非常可靠的电接触。这对于其中各个接触位置具有不同的直径(例如，最外的接触件可以具有最小的直径，而中心或最内的接触件可以具有最大的直径)的实施方式尤其如此。在这种实施方式中，最内的接触件应当深深地位于对应的凹陷中，而外部凸起序列以连续降低的深度位于对应的凹陷中，但仍然确保每个接合对的可靠接触。
凸起可以包括通过层叠形成的多个导电结构和多个电绝缘结构。叠层可以包括由连续材料层或结构(例如，在例如热和/或压力下或通过粘合剂结合在一起)组成的材料。通过将不同的层彼此层叠(一些层由诸如铜之类的导电材料形成，一些层由电绝缘材料形成)，可以以便宜的方式制造阳连接部件，特别是其凸起，同时获得高度的空间精确性。
所述阳基板可以为用于封装半导体芯片的晶片级芯片尺寸封装(WLCSP)或可以为晶片级芯片尺寸封装的至少一部分。具体地，这种半导体芯片可以为由微技术形成的硅芯片。作为硅技术的替代，可以使用其他IV族半导体技术，如锗技术。还可能将诸如砷化镓技术之类的III族V族半导体技术用于形成阳连接部件的至少一部分。
通过层叠和/或蚀刻制造所述构件是可能的，其中附加地或替代地，也可以进行晶片工艺(如金属的溅射、绝缘体材料的旋涂、随后的蚀刻和凸块程序、电镀或无电镀)。此外，当进行这种凸块程序时，也可以进行涂敷和/或蚀刻工艺。
在下文中，将说明阴连接部件的进一步的示例性实施方式。然而，这些实施方式也适用于阳连接部件，适用于电子装置和适用于方法。
阴连接元件可以包括多个凹陷，特别是凹陷的阵列(例如，二维阵列)，凹陷延伸到阴基板的主表面中，并且限定(特别是侧向地)阴极基板的多个导电阴接触件，所述多个导电阴接触件彼此电去耦且相对于阳基板的主表面设置在不同高度水平处。在这种实施方式中，凹陷的阵列可以在位置、尺寸和几何特性方面对应于凸起阵列。阳基板和阴基板的主表面都可以是平坦表面部，其在将凸起插入凹陷中时可以彼此接触。
凹陷可以包括中心柱状凹陷部(例如圆柱形)和围绕所述柱状凹陷部的至少一个管状凹陷部(例如中空圆柱形)，中心柱状凹陷部和所述至少一个管状凹陷部延伸到阴基板的主表面中，并限定所述多个导电阴接触件和阴基板的用于将导电阴接触件彼此电去耦的电绝缘材料。因此，可以存在阳连接部件的柱-管配置与阴连接部件的凹陷的中空柱-中空管的对应。
中心柱状凹陷部可以延伸到大于所述至少一个管状凹陷部延伸高度的高度，从而形成锥形结构，特别是台阶状锥形结构(比较图4)。通过这种台阶状锥形，可以获得防止阳连接部件和阴连接部件彼此之间的错误连接的可靠形状编码。
此外，阴连接基板可以包括通过层叠形成的多个导电结构和多个电绝缘结构。再一次，这允许根据阳连接部件的制造而简单且可靠地制造阴连接部件。
阴基板可以形成用于接收半导体芯片的印刷电路板(PCB)的至少一部分。因此，阴连接部件和阳连接部件可以在半导体芯片封装期间或之后简化半导体芯片在印刷电路板上的安装。
在一种实施方式中，还可能将半导体芯片安装在另一个半导体芯片上。在这种实施方式中，可能的是，所述构件的所有连接元件由半导体处理技术、特别是硅微技术形成。
接下来，将说明电子装置的进一步的示例性实施方式。然而，这些实施方式也适用于阳连接部件、阴连接部件和方法。
该电子装置可以包括凸起和凹陷之间的连接部中的导电胶。这种导电胶可以同时用于将两个连接部件彼此机械地粘接在一起，并且还用于促进彼此对准的电连接部之间的电接触。甚至在其中存在阳连接部件和阴连接部件的尺寸和形状的公差的情况中，这也可以允许可靠的连接。
对于可靠接触来说进一步可能的是阳/阴连接的尺寸配置使得它们在室温不匹配。在一个或两个构件加热或冷却时，一个或两个部件可以收缩或膨胀使得它们可以彼此连接。在将所述构件彼此组装在一起之后在使所述构件再次处于室温时，可以在它们之间自动形成压配合连接。作用在这种连接上的应力会非常小，并且会如在焊料连接的情况中一样较小。
该装置可以形成任何电子装置的一部分，特别是可以形成便携式装置的一部分。例如，一种实施方式可以是麦克风、移动电话、耳机、头戴式耳机播放装置、助听器、游戏装置、膝上型电脑、音频播放器、DVD播放器、CD播放器、基于硬盘的媒体播放器、无线电装置、互联网广播装置、MP3播放器、医疗通信系统、贴身装置、或语音通信装置，或者可以形成它们的一部分。其他应用也是可能的。
而且，通过凸起和凹陷的对应或匹配形状，可以实现形状编码特征，其允许将阳连接部件与阴连接部件连接在一起，以便可以避免错误的连接。
根据优选的实施方式，阳基板形成芯片封装的至少一部分，阴基板形成电路板的至少一部分。这已经证明对于将凸起连接至半导体芯片封装单元是特别有好处，而凹陷的设置对于印刷电路板的表面部分是合适的。然而，在替代实施方式中，可能的是，将阳基板和阴基板的角色颠倒，即，阳基板形成电路板的至少一个部分，阴基板形成芯片封装的至少一个部分。
根据随后描述的实施方式，本发明的这些和其他方面将是明显，并且将参照随后描述的实施方式进行说明。
附图说明
以下将参照附图中示出的实施方式，通过非限制性的实施例更详细地描述本发明。
图1示例说明根据本发明的示例性实施方式的阳连接部件和配合阴连接部件的剖视图。
图2示出了根据本发明的示例性实施方式的阳连接部件的俯视图。
图3示出了根据本发明的示例性实施方式的阳连接部件的横截面。
图4示出了根据本发明的示例性实施方式的配合阴连接部件的横截面。
图5示出了图3和4的彼此连接的部件。
图6示出了图3的阳连接部件的俯视图。
图7示出了根据本发明的示例性实施方式的组装之前的阳连接部件和配合阴连接部件的横截面。
图8示出了根据本发明的示例性实施方式的阳连接部件的俯视图。
图9示出了根据本发明的示例性实施方式的阳连接部件的俯视图。
具体实施方式
附图中的图示示意性的。在不同的附图中，为相似或相同的元件提供相同的参考标记。
在下文中，将提及本发明人的这种基础认识，以及基于这些基础认识开发了本发明的示例性实施方式。
现今，半导体制造商采用BGA(球栅阵列)，QFN(方形扁平无引脚封装)和其他有引脚和无引脚封装来将可连接的半导体器件提供至系统集成厂商(如手持设备制造商)，其通常将在封装上二维分布的引线或接触件焊接(或粘接)在印刷电路板。
对于WLCSP(晶片级芯片尺寸封装)，互连(其可以为凸块、引线、焊球等，在本文中简称为凸块)的这种二维配置限制了WLCSP上的输入/输出连接(I/O)的最大数量。最小凸块尺寸和凸块之间的最小间距限定了某一芯片尺寸/区域上的I/O的最大数量。
例如，采用0.5mm的最小间距(这是可以由PCB制造商处理的)和0.25mm的球尺寸的体尺寸为4.5×4.5mm的TFBGA(薄型细间距球栅阵列)可以在底表面上提供64个I/O的最大数量。这意味着相同尺寸的WLCSP将也被限制到同样数量的I/O。仅通过减小间距(这也需要将凸块尺寸减小到某一个距离之下)，能够增加可以路由至PCB的I/O的数量。
尺寸为4.5×4.5mm的半导体芯片(IC，集成电路)可以具有比64多很多的I/O。这种引脚数差异不能连接至PCB，因此不能由应用使用。替代地，可以增加芯片尺寸，这会增加成本且不能符合用户需求。
为了解决由封装I/O间距(其由PCB制造商限制)限制的I/O数量的问题，根据示例性实施方式，可以在多层上设计I/O。
可以通过沉积/掩模工艺制造封装叠层。通过在铜(或其他导电材料)的中心和由绝缘层(芯层)顺序隔开的各层形成柱形凸块，可以进行不同层的连接。不同层可以连接至封装叠层的顶表面上的不同接合指状物，接合指状物随后通过引线键合或其他技术连接至IC。
PCB(应用侧)需要具有相反形式的连接器。应当考虑阳部件和阴部件的一些机械公差，以提供可靠的连接。为了进行可靠的连接，可以进行其他导电粘接。
可以由这种技术实现的一些优点是：
-它可以容易应用，因为可以使用简单的工艺在PCB和封装叠层上形成这些连接器；
-不需要其他材料(如焊球或其他凸块)，导致价值链更短且可制造性更便宜；
-不需要部件的焊接工艺，因此没有爆裂效应(由塑料体内部的湿气的蒸发引起的塑料封装的破裂)；
-用于测试半导体器件/封装的工作少；
-对封装材料和PCB材料的要求少；
-通常，在PCB组装期间半导体器件上的应力少。
图1示例说明诸如移动电话之类的手持装置的一部分，作为根据本发明的示例性实施方式的电子装置100的示例。
电子装置100包括阳连接部件120和阴连接部件140，在图1中示出的是阳部件120连接至阴部件140之前的阳连接部件120和阴连接部件140，通过沿箭头190指示的方向相对于阴部件140移动阳部件120，可以进行阳部件120至阴部件140的连接。
如由附图标记105示意性地表示的那样，阳基板102形成半导体芯片封装的一部分，半导体芯片安装在阳连接部件120的顶部上。
如从图1中进一步可得到的那样，阴基板142形成印刷电路板(PCB)107的一部分，半导体芯片封装105将安装至印刷电路板(PCB)107。
阳连接部件120包括阳基板102和从阳基板102的平坦主表面160突出的凸起104。相同的凸起104中每一个都包括多个导电阳接触件106，其彼此电去耦并相对于阳基板102的主表面160设置在不同高度水平的凸起104处。不同高度水平可以认为是电连接106的在凸起104处侧向露出的各个表面部在图1中示出的垂直轴线195上的不同坐标。可以相对于阳连接部件120的主表面160计算各个导电部106至凸起104的表面部的延伸长度。
当凸起104与阴连接部件140的凹陷144对准时，阳连接部件120适合与阴连接部件140连接在一起。
阴连接部140包括阴基板142和延伸到阴基板142的平坦主表面170中的凹陷144。在凹陷144的侧向部分处，凹陷144限定或暴露阴基板142的多个导电阴接触件146，所述多个导电阴接触件146彼此电去耦并相对于阴基板142的主表面170设置在不同高度水平处。在垂直轴线195上可以看到形成每个凹陷144内的接触件146的不同导电表面部的不同高度水平。
在将阳连接部件120与阴连接部件140连接在一起时，所述多个导电阳接触件106中的每一个与所述多个导电阴接触件146中的一个接触，用于在不同的高度水平处提供电接触。
因此，当阳连接部件120沿箭头190的方向降低使得表面部160、170对准时，凸起104同时插入凹陷144中，以便留下基本没有空洞的结构或留下实心结构。采用这种简单的连接过程，在沿垂直方向195彼此隔开的数个连接平面中实现接触件106和接触件146之间的可靠的电连接。
如从图1可以得到的那样，每个凸起104包括中心柱108和围绕柱108的管110。柱108和管110包括多个导电阳接触件106，所述多个导电阳接触件106由其间的用于将导电阳接触件106彼此电去耦的电绝缘材料隔开。如从图1可以得到的那样，凸起104的中心柱108延伸到大于管110延伸高度的高度，从而形成台阶状锥形结构(比较图1)。
对应地，每个凹陷144包括中心柱状凹陷部148和围绕柱状凹陷部148的管状凹陷部150。柱状凹陷部148和管状凹陷部150延伸到阴基板142的主表面170中，并侧向地限制所述多个导电阴接触件146和阴基板142的用于将导电阴接触件146彼此电去耦的电绝缘材料。
由于中心柱状凹陷部148被设计为与凸起104的柱部108配合，中心柱状凹陷部148也延伸到大于管状凹陷部150延伸高度的高度，从而形成台阶状锥形结构。凸起104以及凹陷144都形成为叠层结构，叠层结构的制造简单且便宜，并允许适当的连接。
为了改善阳连接部件120和阴连接部件140之间的附着力，可以在部件120、140的连接表面附着导电胶，特别是其导电部的连接表面。附加地或替代地，可以在部件120、140的电绝缘表面部附着电绝缘胶。
图2示出了如图1所示的阳连接部件120的俯视图。如从图2可以得到那样，在所描述的实施方式中相邻凸起104之间的间距宽度为0.5mm。阳基板102的边长为4.5mm。一般地说，根据示例性实施方式，间距宽度可以在0.05mm和2mm之间，具体地在0.1mm和1mm之间。边长可以在0.5mm和20mm之间，具体地在1mm和10mm之间。
图2示出了尺寸为4.5×4.5mm的BGA封装的I/O的最大数量的示例。与常规配置相比，该最大数量可以通过所述实施方式加倍至2×64＝128个I/O。
图3示出了作为根据另一示例性实施方式的阳连接部件的封装基板/叠层配置300。
在该实施方式中，凸起104由中心柱108形成，中心柱108由铜材料形成，以形成第一层连接。第二层连接由铜材料制成的导电接触件302提供，第三层连接304也由铜材料制成。在图3的实施方式中，凸起104包括中心柱108以及第一中空圆柱形部306和第二中空圆柱形部308。铜叠层310设置在具有由电绝缘材料制成的芯体叠层312的层状夹心结构中。
配合至阳连接部件300的是图4中示出的根据本发明的示例性实施方式的阴连接部件400。
图4示出了一种应用的印刷电路板，其包括与图3的凸起104对应配合的凹陷144。在将阳连接部件300与阴连接部件400连接在一起时，第一层连接元件402适合接触柱108，第二层连接元件404将连接至第二层连接302，由凹陷144限定的第三层连接部件406适合接触第三层连接元件304。图4的叠层结构包括铜层408和芯层410。
如图5，在将阳连接部件300与阴连接部件400连接在一起之后，获得根据本发明的示例性实施方式的电子装置500。
因此，图3和图4示出了由铜柱凸块/管形成的多层互连的示例，其中示出了连接之前的封装和PCB。图5示出了连接后的封装和PCB。采用该实施方式，一个常规连接器位置可以设置在三层的每一层处，以提供三个连接。例如，BGA64的同一阵列上的64个位置可以提供192个连接。
图6示出了图3的阳连接部件300的俯视图。
本发明的实施方式可以提供半导体多层互连。
图7示出了根据本发明的示例性实施方式的阳连接部件700和配合阴连接部件750的横截面。通过将阳连接部件700和阴连接部件750中的一个相对于另一个沿着图7中的虚线移动，可以进行阳连接部件700和阴连接部件750的组装。在图7的实施方式中，可以由前侧或顶侧接触件702和/或侧向或径向侧接触件704实现电接触。
图8示出了根据本发明的示例性实施方式的阳连接部件800的俯视图。图8还示出了对准标记802(如单独的引脚)，其以以便防止阳连接部件和阴连接部件的错误组装的方式设置为形状编码特征，因为只有正确地对准，对准标记802才能接合阴连接部件的对应形状的反转对准标记，如凹槽(未示出)。
图9示出了根据本发明的示例性实施方式的阳连接部件900的横截面。在图6中，电连接106具有可以通过适合的蚀刻技术等制造的圆锥形凸起形状。这种锥形部902还可以改善电接触的可靠性，特别是在中心凸起904具有圆柱形部时，该圆柱形部具有比对应的匹配阴部件(未示出)更大(例如仅稍微)的直径，使得对应的匹配阴部件位于上部A。此外，随后在下部B处可靠地接触围绕凸起906。
最后，应当注意到，上述实施方式是说明而不是限制本发明，并且本领域技术人员将能够设计不偏离本发明的如由随附权利要求限定的保护范围之内的多种替代实施方式。在权利要求中，不应当将放在括号中的参考标记解释为限制权利要求。总体上，词语″包括″和″包含″等不排除除列在任何权利要求或说明书中的那些元件或步骤之外的元件或步骤的存在。元件的单数引用不排除这种元件的复数引用，反之亦然。在列举数个装置的装置权利要求中，这些装置中的数个可以由软件或硬件的一个且相同项目实施。重要的是某些措施在彼此不同的从属权利要求中描述，不表示这些措施的组合不能用来带来好处。

Claims (19)

1.一种阳连接部件(120)，用于与对应构造的阴连接部件(140)连接在一起，该阴连接部件(140)具有延伸到该阴连接部件(140)的阴基板(142)的主表面(170)中的凹陷(144)，其中该阴连接部件(140)包括多个导电阴接触件(146)，所述多个导电阴接触件(146)彼此电去耦且相对于该阴基板(142)的主表面(170)设置在不同高度水平处，该阳连接部件(120)包括：
阳基板(102)；
凸起(104)，从阳基板(102)的主表面(160)突出并包括通过层叠形成的多个导电阳接触件(106)和多个电绝缘结构，所述多个导电阳接触件(106)彼此电去耦且相对于阳基板(102)的主表面(160)设置在不同高度水平处；
其中，所述阳基板(102)和阴基板(142)中的一个形成芯片封装的至少一部分，并且所述阳基板(102)和阴基板(142)中的另一个形成电路板的至少一部分，半导体芯片安装在形成芯片封装的至少一部分的所述阳基板(102)或阴基板(142)的顶部上；
其中，阳连接部件(120)适于与阴连接部件(140)连接在一起，使得在连接时，所述多个导电阳接触件(106)中的每一个与所述多个导电阴接触件(146)中的一个接触，用于在不同高度水平处提供电接触，所述半导体芯片在不同高度水平处具有电接触。
2.根据权利要求1所述的阳连接部件(120)，包括多个凸起(104)，每个凸起从阳基板(102)的主表面(160)突出，并且每个凸起包括多个导电阳接触件(106)，所述多个导电阳接触件(106)彼此电去耦且相对于阳基板(102)的主表面(160)设置在不同高度水平处。
3.根据权利要求2所述的阳连接部件(120)，其中所述多个凸起(104)排列成凸起(104)的阵列。
4.根据权利要求1所述的阳连接部件(120)，其中凸起(104)包括中心柱(108)和围绕所述中心柱(108)的至少一个管(110)，所述中心柱(108)和所述至少一个管(110)从阳基板(102)的主表面(160)突出并包括所述多个导电阳接触件(106)和阳基板(102)的用于将所述多个导电阳接触件(106)中的不同导电阳接触件彼此电去耦的所述多个电绝缘结构。
5.根据权利要求4所述的阳连接部件(120)，其中中心柱(108)延伸到大于所述至少一个管(110)延伸高度的高度，从而形成锥形凸起。
6.根据权利要求5所述的阳连接部件(120)，其中所述锥形凸起是台阶状锥形凸起。
7.根据权利要求1所述的阳连接部件(120)，其中所述阳基板(102)形成用于封装半导体芯片的晶片级芯片尺寸封装的至少一部分。
8.一种阴连接部件(140)，用于与对应构造的阳连接部件(120)连接在一起，阳连接部件(120)具有从阳连接部件(120)的阳基板(102)的主表面(160)突出的凸起(104)，其中该阳连接部件(120)包括多个导电阳接触件(106)，所述多个导电阳接触件(106)彼此电去耦并相对于阳基板(102)的主表面(160)设置在不同高度水平，该阴连接部件(140)包括：
阴基板(142)，所述阴基板(142)包括通过层叠形成的多个导电阴接触件(146)和多个电绝缘结构；
凹陷(144)，延伸到阴基板(142)的主表面(170)中，并限定该阴基板(142)的多个导电阴接触件(146)，所述多个导电阴接触件(146)彼此电去耦且相对于阴基板(142)的主表面(170)设置在不同高度水平处；
其中，所述阳基板(102)和阴基板(142)中的一个形成芯片封装的至少一部分，并且所述阳基板(102)和阴基板(142)中的另一个形成电路板的至少一部分，半导体芯片安装在形成芯片封装的至少一部分的所述阳基板(102)或阴基板(142)的顶部上；
其中，阴连接部件(140)适于与阳连接部件(120)连接在一起，使得在连接时，所述多个导电阳接触件(106)中的每一个与所述多个导电阴接触件(146)中的一个接触，用于在不同高度水平处提供电接触，所述半导体芯片在不同高度水平处具有电接触。
9.根据权利要求8所述的阴连接部件(140)，包括多个凹陷(144)，每个凹陷延伸到阴基板(142)的主表面(170)中，并且每个凹陷限定该阴基板(142)的多个导电阴接触件(146)，所述多个导电阴接触件(146)彼此电去耦且相对于阳基板(102)的主表面(160)设置在不同高度水平处。
10.根据权利要求9所述的阴连接部件(140)，其中所述多个凹陷(144)排列成凹陷(144)的阵列。
11.根据权利要求8所述的阴连接部件(140)，其中凹陷(144)包括中心柱状凹陷部(148)和围绕所述柱状凹陷部(148)的至少一个管状凹陷部(150)，中心柱状凹陷部(148)和所述至少一个管状凹陷部(150)延伸到阴基板(142)的主表面(170)中，并限定所述多个导电阴接触件(146)和阴基板(142)的用于将所述多个导电阴接触件(146)中的不同导电阴接触件彼此电去耦的所述多个电绝缘结构。
12.根据权利要求11所述的阴连接部件(140)，其中中心柱状凹陷部(148)延伸到大于所述至少一个管状凹陷部(150)延伸高度的高度，从而形成锥形凹陷。
13.根据权利要求12所述的阴连接部件(140)，其中所述锥形凸起是台阶状锥形凹陷。
14.根据权利要求8所述的阴连接部件(140)，其中阴基板(142)形成用于接收半导体芯片的印刷电路板的至少一部分。
15.根据权利要求8所述的阴连接部件(140)，适于与根据权利要求1-7中任一项所述的对应构造的阳连接部件(120)连接在一起。
16.一种电子装置(100)，该电子装置(100)包括：
根据权利要求1所述的阳连接部件(120)；
根据权利要求8所述的阴连接部件(140)。
17.根据权利要求16所述的电子装置(100)，包括凸起(104)和凹陷(144)之间的连接部中的导电胶。
18.根据权利要求16所述的电子装置(100)，适合作为便携式装置。
19.一种将阳连接部件(120)与阴连接部件(140)连接在一起的方法，该方法包括下述步骤：
提供所述阳连接部件(120)，该阳连接部件(120)具有阳基板(102)和凸起(104)，凸起(104)从阳基板(102)的主表面(160)突出并包括通过层叠形成的多个导电阳接触件(106)和多个电绝缘结构，所述多个导电阳接触件(106)彼此电去耦且相对于阳基板(102)的主表面(160)设置在不同高度水平处；
提供所述阴连接部件(140)，该阴连接部件(140)具有阴基板(142)和凹陷(144)，阴基板(142)包括通过层叠形成的多个导电阴接触件(146)和多个电绝缘结构，凹陷(144)延伸到阴基板(142)的主表面(170)中，并限定该阴基板(142)的多个导电阴接触件(146)，所述多个导电阴接触件(146)彼此电去耦且相对于阴基板(142)的主表面(170)设置在不同高度水平处；
所述阳基板(102)和阴基板(142)中的一个形成芯片封装的至少一部分，并且所述阳基板(102)和阴基板(142)中的另一个形成电路板的至少一部分，半导体芯片安装在形成芯片封装的至少一部分的所述阳基板(102)或阴基板(142)的顶部上；
将阳连接部件(120)与阴连接部件(140)连接在一起，使得在连接时，所述多个导电阳接触件(106)中的每一个与所述多个导电阴接触件(146)中的一个接触，用于在不同高度水平处提供电接触，所述半导体芯片在不同高度水平处具有电接触。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1784807B (zh) 2003-03-04 2013-03-20 诺福特罗尼有限公司 同轴波导微结构及其形成方法
KR101472134B1 (ko) 2007-03-20 2014-12-15 누보트로닉스, 엘.엘.씨 동축 전송선 마이크로구조물 및 그의 형성방법
KR101593686B1 (ko) 2007-03-20 2016-02-12 누보트로닉스, 엘.엘.씨 일체화된 전자 요소들 및 이들의 형성 방법
US20110123783A1 (en) 2009-11-23 2011-05-26 David Sherrer Multilayer build processses and devices thereof
US8866300B1 (en) 2011-06-05 2014-10-21 Nuvotronics, Llc Devices and methods for solder flow control in three-dimensional microstructures
US8814601B1 (en) * 2011-06-06 2014-08-26 Nuvotronics, Llc Batch fabricated microconnectors
KR101982887B1 (ko) 2011-07-13 2019-05-27 누보트로닉스, 인크. 전자 및 기계 구조체들을 제조하는 방법들
CN103094245B (zh) * 2011-11-01 2017-03-01 旺宏电子股份有限公司 集成电路装置及于该集成电路装置建立电导体的方法
US9306255B1 (en) 2013-03-15 2016-04-05 Nuvotronics, Inc. Microstructure including microstructural waveguide elements and/or IC chips that are mechanically interconnected to each other
US9306254B1 (en) 2013-03-15 2016-04-05 Nuvotronics, Inc. Substrate-free mechanical interconnection of electronic sub-systems using a spring configuration
KR101488266B1 (ko) * 2013-08-06 2015-01-30 주식회사 유니드 착탈형 전기 접속 구조와 이를 구비한 전기 접속용 커넥터, 반도체 패키지 조립체 및 전자기기
EP3095159A4 (en) 2014-01-17 2017-09-27 Nuvotronics, Inc. Wafer scale test interface unit: low loss and high isolation devices and methods for high speed and high density mixed signal interconnects and contactors
US9386693B2 (en) * 2014-05-05 2016-07-05 Lockheed Martin Corporation Board integrated interconnect
US9385077B2 (en) 2014-07-11 2016-07-05 Qualcomm Incorporated Integrated device comprising coaxial interconnect
US10847469B2 (en) 2016-04-26 2020-11-24 Cubic Corporation CTE compensation for wafer-level and chip-scale packages and assemblies
US10511073B2 (en) 2014-12-03 2019-12-17 Cubic Corporation Systems and methods for manufacturing stacked circuits and transmission lines
US11217918B2 (en) * 2016-07-28 2022-01-04 3M Innovative Properties Company Electrical cable
WO2018182652A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Semiconductor package having a coaxial first layer interconnect
US10319654B1 (en) 2017-12-01 2019-06-11 Cubic Corporation Integrated chip scale packages
DE102020114114B4 (de) * 2020-05-26 2022-03-31 Ims Connector Systems Gmbh Leiterplatte mit einem Steckverbinderanschluss sowie elektrische Steckverbinderanordnung mit einer solchen Leiterplatte

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1208961A (zh) * 1997-08-20 1999-02-24 日本电气株式会社 多层安装衬底上的表面安装式半导体封装
JP2000252381A (ja) * 1999-02-26 2000-09-14 Nec Corp 積層基板へのｌｓｉチップの実装構造
JP2006060077A (ja) * 2004-08-20 2006-03-02 Toshiba Corp 半導体装置、半導体装置の接続構造および半導体装置の実装方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5127838A (en) * 1990-02-23 1992-07-07 General Electric Company Plated electrical connectors
US5343616B1 (en) * 1992-02-14 1998-12-29 Rock Ltd Method of making high density self-aligning conductive networks and contact clusters
JPH06314580A (ja) * 1992-08-05 1994-11-08 Amp Japan Ltd 二基板接続用同軸コネクタ
US5266912A (en) * 1992-08-19 1993-11-30 Micron Technology, Inc. Inherently impedance matched multiple integrated circuit module
US5541449A (en) * 1994-03-11 1996-07-30 The Panda Project Semiconductor chip carrier affording a high-density external interface
EP0693796A1 (en) * 1994-07-22 1996-01-24 Connector Systems Technology N.V. Connector provided with metal strips as contact members, connector assembly comprising such a connector
US6129559A (en) 1996-01-19 2000-10-10 Sumitomo Electric Industries, Ltd. Microconnector and method of manufacturing the same
US6739027B1 (en) * 1996-06-12 2004-05-25 International Business Machines Corporation Method for producing printed circuit board with embedded decoupling capacitance
US6528736B1 (en) * 1997-01-21 2003-03-04 Visteon Global Technologies, Inc. Multi-layer printed circuit board and method of making same
US5798567A (en) * 1997-08-21 1998-08-25 Hewlett-Packard Company Ball grid array integrated circuit package which employs a flip chip integrated circuit and decoupling capacitors
SG78324A1 (en) 1998-12-17 2001-02-20 Eriston Technologies Pte Ltd Bumpless flip chip assembly with strips-in-via and plating
US6288906B1 (en) * 1998-12-18 2001-09-11 Intel Corporation Multiple layer printed circuit board having power planes on outer layers
JP3137186B2 (ja) * 1999-02-05 2001-02-19 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 層間接続構造体、多層配線基板およびそれらの形成方法
GB0019073D0 (en) 2000-08-03 2000-09-27 Moore David F Microconnector
GB0117227D0 (en) * 2001-07-14 2001-09-05 Ibm Printed circuit for pin array connection
US20040173894A1 (en) * 2001-09-27 2004-09-09 Amkor Technology, Inc. Integrated circuit package including interconnection posts for multiple electrical connections
TWI283950B (en) * 2003-04-23 2007-07-11 Hon Hai Prec Ind Co Ltd Electrical connector
WO2006024900A1 (en) 2004-08-31 2006-03-09 Ranbaxy Laboratories Limited Highly pure cefditoren pivoxil
US20060097370A1 (en) * 2004-10-21 2006-05-11 International Business Machines Corporation Stepped integrated circuit packaging and mounting
JP4409455B2 (ja) 2005-01-31 2010-02-03 株式会社ルネサステクノロジ 半導体装置の製造方法
CN101156506B (zh) * 2005-07-11 2011-07-13 松下电器产业株式会社 基板连接部件和连接结构体
TWI287284B (en) 2005-12-02 2007-09-21 Ind Tech Res Inst Interconnect structure of the integrated circuit and manufacturing method thereof
US7977579B2 (en) * 2006-03-30 2011-07-12 Stats Chippac Ltd. Multiple flip-chip integrated circuit package system
WO2008142492A1 (en) 2007-05-22 2008-11-27 Koninklijke Philips Electronics N.V. Method for detecting label particles
EP2181322A1 (en) 2007-06-21 2010-05-05 Koninklijke Philips Electronics N.V. Microelectronic sensor device for detecting label particles
WO2009001276A1 (en) 2007-06-25 2008-12-31 Koninklijke Philips Electronics N.V. Microelectronic sensor device for detecting label particles

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1208961A (zh) * 1997-08-20 1999-02-24 日本电气株式会社 多层安装衬底上的表面安装式半导体封装
JP2000252381A (ja) * 1999-02-26 2000-09-14 Nec Corp 積層基板へのｌｓｉチップの実装構造
JP2006060077A (ja) * 2004-08-20 2006-03-02 Toshiba Corp 半導体装置、半導体装置の接続構造および半導体装置の実装方法

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