CN102376678A - 芯片尺寸封装件及其制法 - Google Patents

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Abstract

本发明涉及芯片尺寸封装件及其制法，其中该芯片尺寸封装件包括：其一表面上设有第一线路层的硬质板，在该第一线路层具有多个连接垫；在至少部分连接垫上设有导电元件；在该第一表面上形成有包覆层；在该包覆层上设置电子元件；通过压合该电子元件与硬质板，从而使该电子元件的非作用面接置于该硬质板上，并令该导电元件及电子元件的作用面外露出包覆层；在该包覆层上形成第一介电层及第三线路层，且该第三线路层电性连接该导电元件及电极垫，以令该第三线路层通过该导电元件电性连接该第一线路层，从而能免除制作现有的导电通孔，以构成堆叠的电性连接结构；并以该硬质板作为主结构，避免产生翘曲，提高产品的可靠度，且能减少制造成本。

Description

芯片尺寸封装件及其制法
技术领域
本发明涉及一种半导体封装件及其制法，特别是涉及一种可堆叠其他半导体封装件的芯片尺寸封装件及其制法。
背景技术
随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而达到半导体封装件的轻薄短小的目的，因而发展出一种芯片尺寸封装件(chip scale package，CSP)，其特征在于此种芯片尺寸封装件仅具有与芯片尺寸相等或略大的尺寸。
例如美国专利第5,892,179、6，103,552、6,287,893、6,350,668及6,433,427号即公开一种现有的CSP(Chip Scale Package，芯片尺寸封装)结构，是直接在芯片上形成增层而无需使用如基板或导线架等芯片承载件，且利用重布线(redistribution layer，RDL)技术重配芯片上的电极垫至所欲位置。
然而上述CSP结构的缺点在于重布线技术的施用或布设于芯片上的导电迹线往往受限于芯片的尺寸或其作用面的面积大小，尤其当芯片的集成度提升且芯片尺寸日趋缩小的情况下，芯片甚至无法提供足够区域空间以植设更多数量的焊球以供与外界电性连接。
鉴此，美国专利第6,271,469号公开一种晶圆级芯片尺寸封装件WLCSP(Wafer Level CSP)的制法，是在芯片上形成增层的封装件，而能提供较为充足的表面区域以承载较多的输入/输出端或焊球。
请参阅图1A至图1C，为现有晶圆级芯片尺寸封装件的制法示意图；如图1A所示，首先，准备一如热感应的胶膜11，在该胶膜11上接置多个具有作用面121及非作用面122的芯片12，在该作用面121具有多个电极垫120，且将各该芯片12以其作用面121粘贴于该胶膜11上；如图1B所示，接着，进行封装模压工艺，利用一如环氧树脂的封装胶体13包覆住该芯片12的非作用面122及侧面，之后再加热移除该胶膜11，以外露出该芯片12的作用面121；如图1C所示，然后利用重布线(RDL)技术，敷设一介电层14于该芯片12的作用面121及封装胶体13的表面上，并开设多个贯穿该介电层14的开口以露出该芯片12的电极垫120，接着在该介电层14上形成线路层15，并使该线路层15电性连接至该电极垫120，再于该线路层15上敷设拒焊层16及相对应于该线路层15上植设焊球17，之后进行切割作业。
通过前述制造工艺，因包覆该芯片12的封装胶体13的表面可提供较该芯片12的作用面121大的区域空间，因而能植设数量较多的焊球17以与外界达成电性连接。
然而，上述制造工艺的缺点在于将芯片12以作用面121粘贴于胶膜11上而固定的方式，常因该胶膜11在制造工艺中受热而发生伸缩问题，造成粘置于该胶膜11上的芯片12位置发生偏移，甚至在封装模压时因该胶膜11受热软化而造成该芯片12位移，如此导致后续在重布线工艺时，该线路层15无法连接至该芯片12的电极垫120上而造成电性连接不良的情况。
请参阅图2，在另一封装模压中，因该胶膜11遇热软化，导致该封装胶体13易发生溢胶130至该芯片12的作用面121，甚或污染该电极垫120，因而造成后续重布线工艺的线路层与芯片电极垫接触不良的情况，而产生废品。
请参阅图3A，前述封装模压工艺仅通过该胶膜11支撑所述芯片12，而该胶膜11及封装胶体13在后续工艺中易发生严重翘曲(warpage)110的问题，尤其是当封装胶体13的厚度很薄时，翘曲问题更为严重，从而导致后续重布线工艺时，在该芯片12上涂布介电层时会有厚度不均问题；如此即需额外再提供一硬质载具18，如图3B所示，是将该封装胶体13通过一粘胶19固定于该硬质载具18上，以通过该硬质载具18进行整平，但当完成重布线工艺而移除该硬质载具18时，易发生在该封装胶体13上会有先前固定在该硬质载具18上的残留粘胶190问题，如图3C所示。其它相关现有技术的公开如美国专利第6,498,387、6,586,822、7,019,406及7,238,602号。
此外，现有的晶圆级芯片尺寸封装件仅有单一芯片12，故所能达成的电性功能有限，若为提高电性功能则必须与其它晶圆级芯片尺寸封装件电性连接，且为达薄小封装的目的，叠层封装(package onpackage，POP)即为较佳的实施方式。但是，现有的晶圆级芯片尺寸封装件是在该封装件中通过穿孔电性导通方式(Pin Through Hole，PTH)形成导电通路，如美国专利第20100072588、20100072606及20100078655号，但该制造工艺复杂且成本较高。因此，如何提供一种芯片尺寸封装件及制法，以确保线路层与电极垫间的电性连接品质，并提升产品的可靠度，且减少制造成本，以及如何制作无需通过穿孔电性导通方式得到供堆叠其他半导体封装件，实为一重要课题。
发明内容
本发明的目的是提供一种芯片尺寸封装件及其制法，以确保线路层与电极垫间的电性连接品质，以避免产生翘曲，进而提高产品的可靠度，且能减少制造成本。
为达到上述目的，本发明提供一种芯片尺寸封装件，包括：硬质板，具有相对应的第一表面及第二表面，在该第一表面及第二表面上分别设有第一线路层及第二线路层，且该第一线路层电性连接该第二线路层，该第一线路层并具有多个连接垫；多个导电元件，至少设于部分连接垫上；电子元件，接置于该第一表面上，该电子元件具有作用面及非作用面，该作用面上具有多个电极垫，并以该非作用面接置于该第一表面上；包覆层，形成于该硬质板的第一表面上，用以包覆该导电元件及电子元件，并令该导电元件及电子元件的作用面外露出该包覆层；第一介电层，设于该包覆层上，并具有多个开孔以外露出该导电元件及电子元件作用面上的电极垫；以及第三线路层，设于该第一介电层上以电性连接该导电元件及电极垫。
依上所述的芯片尺寸封装件，该电子元件可为芯片或被动元件。该导电元件为焊球、针脚(pin)、金属块或金属柱。此外，还可包括粘晶膜，设于该电子元件非作用面与第一表面之间，以将该电子元件粘置于该第一表面上；又该包覆层的材料为ABF(Ajinomoto Build-upFilm)、聚酰亚胺或硅氧树脂。
又依上所述，还可包括：第一拒焊层，设于该第一介电层及第三线路层上，并外露部分该第三线路层。此外也可包括多个第一焊球，植设于该外露的第三线路层上。又还可包括：第二拒焊层，设于该第二表面及第二线路层上，并外露部分该第二线路层。
由上所述的芯片尺寸封装件，还可包括半导体封装件，通过多个第二焊球接置于该外露的第二线路层上。或者，该半导体封装件，是通过多个第一焊球接置于该外露的第三线路层上。
此外，本发明芯片尺寸封装件的另一实施例，是在该第一介电层及第三线路层上形成增层结构，而该第一拒焊层及多个第一焊球可设于该增层结构上。
本发明还提供一种芯片尺寸封装件的制法，包括：提供一具有相对应的第一表面及第二表面的硬质板，在该第一表面及第二表面分别具有第一线路层及第二线路层，且该第一线路层电性连接该第二线路层，该第一线路层并具有多个连接垫；至少在部分连接垫上形成有导电元件；在该第一表面上形成包覆该导电元件的包覆层；在该包覆层上设置电子元件，其中，该电子元件具有作用面及非作用面，且该作用面具有多个电极垫；压合该电子元件与硬质板，从而使该电子元件的非作用面接置于该硬质板上，并令该导电元件及电子元件作用面外露出该包覆层；以及依序在该包覆层上形成第一介电层及第三线路层，且令该第三线路层电性连接该导电元件及电极垫。
依上所述的芯片尺寸封装件的制法，该导电元件为焊球、针脚(pin)、金属块或金属柱；形成该包覆层的材料为ABF(AjinomotoBuild-up Film)、聚酰亚胺或硅氧树脂；又该电子元件非作用面可以粘晶膜粘置于该第一表面上；且是以如激光的方式移除部分的包覆层以外露出所述导电元件及所述电极垫。
依上所述的制法，还可包括：在该第一介电层及第三线路层上形成第一拒焊层，并外露部分该第三线路层；以及视需要在该外露的第三线路层上植设多个第一焊球。又在该第二表面及第二线路层上形成第二拒焊层，并外露部分该第二线路层。
依上所述，还可包括在该外露的第二线路层上通过多个第二焊球接置一半导体封装件。或者，该半导体封装件是通过多个第一焊球接置于该外露的第三线路层上。
本发明的制法的另一实施例，是在该第一介电层及第三线路层上形成增层结构，并视需要在该增层结构上形成第一拒焊层及多个第一焊球。
由上可知，本发明芯片尺寸封装件及其制法，是在硬质板的第一表面的多个连接垫分别形成有导电元件及包覆层后，再在该包覆层上设置电子元件，接着压合该电子元件与硬质板，从而使该电子元件的非作用面接置于该硬质板上，再以如激光的方式移除部分的包覆层，而外露出所述导电元件及所述电极垫，使该第三线路层通过导电元件电性连接该第一线路，而能免除制作现有的导电通孔(PTH)，且在该硬质板的两表面上的结构分别形成拒焊层及焊球，从而以构成堆叠的电性连接结构；且以该硬质板作为主结构，而能在该硬质板的两表面分别形成线路层及拒焊层，以避免产生翘曲，进而提高产品的可靠度，且能减少制造成本。
附图说明
图1A至图1C为美国专利US6,271,469所公开的晶圆级芯片尺寸封装件的制法示意图；
图2为美国专利US6,271,469所公开的晶圆级芯片尺寸封装件发生溢胶问题的示意图；
图3A至图3C为美国专利US6,271,469所公开的晶圆级芯片尺寸封装件发生封装胶体翘曲、增设载具及封装胶体表面残胶问题的示意图；
图4A至图4F为本发明的芯片尺寸封装件及其制法的示意图；其中，该图4F’为图4F的另一实施例；图4C’为图4C的另一实施例；
图5A及图5B为本发明芯片尺寸封装件接置另一电子元件的示意图。
主要元件符号说明：
11胶膜110翘曲
12芯片120电极垫
121作用面122非作用面
13封装胶体130溢胶
14介电层15线路层
16拒焊层17焊球
18硬质载具19粘胶
190残留粘胶20硬质板
20a第一表面20b  第二表面
21a第一线路层21b  第二线路层
21c第三线路层211连接垫
212散热垫22导电元件
23电子元件23a  作用面
23b非作用面231电极垫
24黏晶膜25包覆层
26第一介电层27a  第一拒焊层
27b第二拒焊层28a  第一焊球
28b第二焊球29增层结构
29a第二介电层29b  第四线路层
30半导体封装件
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
请参阅图4A至图4F，为本发明所公开的一种芯片尺寸封装件的制法，其中，该图4F’为图4F的另一实施例。
如图4A所示，提供一具有相对应的第一表面20a及第二表面20b的硬质板20，该硬质板20可为铜箔基板(Copper Clad Laminate，CCL)，例如双层铜箔基板或多层铜箔基板，在该硬质板20第一表面20a及第二表面20b上分别设有第一线路层21a及第二线路层21b，且该第一线路层21a电性连接该第二线路层21b，该第一线路层21a还具有多个连接垫211及至少一散热垫212，以在接置电子元件后提供散热功能。
如图4B所示，至少在部分连接垫211上形成有为焊球、针脚(pin)、金属块或金属柱的导电元件22，其中，该焊球、金属块可通过表面粘着技术(SMT-Surface Mounting Technology)植接于该连接垫211上；针脚或金属块(stud bump)则可通过植针机或焊线机直接形成于该连接垫211上；而金属柱则可由电镀或沉积方式形成材料如镍或铜的金属柱。
如图4C所示，在该第一表面20a上形成包覆该导电元件22的包覆层25，例如，ABF(Ajinomoto Build-up Film)、聚酰亚胺或硅氧树脂等材料；在该包覆层25上设置电子元件23，该电子元件23可为芯片、被动元件或其二者，其中，该电子元件23具有作用面23a及非作用面23b，且该作用面23a具有多个电极垫231。此外，该非作用面23b上粘附有粘晶膜24。当然，也可如图4C’所示，直接将电子元件23设置于该包覆层25上。
如图4D所示，加热包覆层25，然后压合该电子元件23与硬质板20，从而使该电子元件23被包覆于包覆层25中，并使该电子元件23的非作用面23b接置于该硬质板20上，即该散热垫上，并以如激光的方式移除部分的包覆层25以令该导电元件22及电子元件23作用面外露出该包覆层25。
如图4E所示，在该包覆层25上形成第一介电层26及第三线路层21c，使该第三线路层21c可电性连接该导电元件22及电极垫231，从而使该第三线路层21c能通过所述导电元件22电性连接该第一线路21a，而能免除制作现有的导电通孔(PTH)，此外，第三线路层21c具有多条线路，是以，本发明并未限制所有线路皆电性连接导电元件22及电极垫231。
如图4F所示，在该第一介电层26及第三线路层21c上形成第一拒焊层27a，并外露部分该第三线路层21c；以及在该外露的第三线路层21c上植设多个第一焊球28a，且该第一焊球28a对应电性连接该第三线路层21c。又可在该第二表面20b及第二线路层21b上形成第二拒焊层27b，并外露部分该第二线路层21b，该外露的第二线路层21b可供接置其他半导体封装件。
或如图4F’所示，在该第一介电层26及第三线路层21c上先形成增层结构29，而该增层结构29包括第二介电层29a及形成于其上的第四线路层29b，再在该增层结构29上形成第一拒焊层27a，以及在该第一拒焊层27a上植设多个第一焊球28a并对应电性连接该增层结构29的第四线路层29b，而该第二表面20b及第二线路层21b上则如前所述，在此不赘述。
请参阅图5A，还可包括在外露的第二线路层21b上通过多个第二焊球28b接置半导体封装件30，从而以构成堆叠其他半导体封装件的芯片尺寸封装件，或者，如图5B所示，还包括在该外露的第三线路层21c上通过多个第一焊球28a接置半导体封装件，当然，此时该外露的第二线路层21b上可形成有多个第二焊球28b。
本发明还提供一种芯片尺寸封装件，包括：硬质板20、多个导电元件22、电子元件23、包覆层25、第一介电层26及第三线路层21c。
所述的硬质板20，具有相对应的第一表面20a及第二表面20b，在该第一表面20a及第二表面20b上分别设有第一线路层21a及第二线路层21b，且该第一线路层21a电性连接该第二线路层21b，该第一线路层21a并具有多个连接垫211。
所述的多个导电元件22，至少设于部分连接垫211上，且该导电元件22可为焊球、针脚(pin)、金属块或金属柱。
所述的电子元件23，接置于该第一表面20a上，该电子元件23具有作用面23a及非作用面23b，该作用面23a上具有多个电极垫231，并以该非作用面23b接置于该第一表面20a上。更具体而言，该电子元件23以该非作用面23b接置于该散热垫212上。
所述的包覆层25，可为ABF(Ajinomoto Build-up Film)、聚酰亚胺或硅氧树脂，并设于该硬质板20的第一表面20a上，用以包覆该导电元件22及电子元件23，且令该导电元件22及电子元件23作用面23a外露出该包覆层25。
所述的第一介电层26，设于该包覆层25上，并具有多个开孔以外露出该导电元件22及电子元件23作用面上的电极垫231。
所述的第三线路层21c，设于该第一介电层26上以电性连接该导电元件22及电极垫231。
依上所述的芯片尺寸封装件，还可包括粘晶膜24，设于该电子元件23非作用面23b与第一表面20a之间，以将该电子元件23粘置于该第一表面20a上。
依上所述，还包括第一拒焊层27a及多个第一焊球28a，该第一拒焊层27a设于该第一介电层26及第三线路层21c上，并外露部分该第三线路层21c，而所述第一焊球28a植设于该外露的第三线路层21c上。
或在该第一介电层26及第三线路层21c上形成增层结构29，再在该增层结构29形成第一拒焊层27a及多个植设于该第一拒焊层27a上的第一焊球28a，且所述第一焊球28a并对应电性连接该增层结构29。
又依上所述，还可包括第二拒焊层27b及多个第二焊球28b，该第二拒焊层27b设于该第二表面20b及第二线路层21b上，并外露部分该第二线路层21b，该外露的第二线路层21b可供接置其他半导体封装件。
此外，还可包括半导体封装件30，是通过多个第二焊球28b接置于该外露的第二线路层21b上，以构成堆叠其他半导体封装件的芯片尺寸封装件。
本发明芯片尺寸封装件及其制法，是在硬质板的第一表面的多个连接垫分别形成有导电元件及包覆层后，再在该包覆层上设置电子元件，接着压合该电子元件与硬质板，从而使该电子元件的非作用面接置于该硬质板上，再以如激光的方式移除部分的包覆层，以外露出所述导电元件及所述电极垫，之后在该包覆层上形成第一介电层及第三线路层，且令该第三线路层电性连接所述导电元件及电极垫，使该第三线路层通过导电元件电性连接该第一线路，而能免除制作现有的导电通孔(PTH)，且在该硬质板的两表面上的结构分别形成拒焊层及焊球，从而以构成可堆叠其他半导体封装件的电性连接结构。
再者，通过该硬质板作为主结构，且在该硬质板的两表面分别形成线路层及拒焊层，而能避免现有单面形成线路易造成翘曲的情况，进而提高产品的可靠度，且能减少制造成本。
上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应以权利要求书的范围为依据。

Claims (23)

1.一种芯片尺寸封装件，其特征在于，包括：
硬质板，具有相对应的第一表面及第二表面，在该第一表面及第二表面上分别设有第一线路层及第二线路层，且该第一线路层电性连接该第二线路层，该第一线路层并具有多个连接垫；
多个导电元件，至少设于部分连接垫上；
电子元件，接置于该第一表面上，该电子元件具有作用面及非作用面，该作用面上具有多个电极垫，并以该非作用面接置于该第一表面上；
包覆层，形成于该硬质板的第一表面上，用以包覆该导电元件及电子元件，并令该导电元件及电子元件的作用面外露出该包覆层；
第一介电层，设于该包覆层上，并具有多个开孔以外露出该导电元件及电子元件作用面上的电极垫；以及
第三线路层，设于该第一介电层上以电性连接该导电元件及电极垫。
2.根据权利要求1所述的芯片尺寸封装件，其特征在于，该导电元件为焊球、针脚、金属块或金属柱。
3.根据权利要求1所述的芯片尺寸封装件，其特征在于，还包括粘晶膜，设于该电子元件非作用面与第一表面之间，以将该电子元件粘置于该第一表面上。
4.根据权利要求1所述的芯片尺寸封装件，其特征在于，该第一线路层还包括散热垫，且该电子元件以非作用面接置于该散热垫上。
5.根据权利要求1所述的芯片尺寸封装件，其特征在于，该包覆层的材料为ABF(Ajinomoto Build-up Film)、聚酰亚胺或硅氧树脂。
6.根据权利要求1所述的芯片尺寸封装件，其特征在于，还包括：
第一拒焊层，设于该第一介电层及第三线路层上，并外露部分该第三线路层。
7.根据权利要求6所述的芯片尺寸封装件，其特征在于，还包括半导体封装件，通过多个第一焊球接置于该外露的第三线路层上。
8.根据权利要求1所述的芯片尺寸封装件，其特征在于，还包括：
第二拒焊层，设于该第二表面及第二线路层上，并外露部分该第二线路层。
9.根据权利要求8所述的芯片尺寸封装件，其特征在于，还包括半导体封装件，通过多个第二焊球接置于该外露的第二线路层上。
10.根据权利要求1所述的芯片尺寸封装件，其特征在于，还包括增层结构，形成于该第一介电层及第三线路层上。
11.根据权利要求10所述的芯片尺寸封装件，其特征在于，还包括：第一拒焊层，设于该增层结构上。
12.一种芯片尺寸封装件的制法，其特征在于，包括：
提供一具有相对应的第一表面及第二表面的硬质板，在该第一表面及第二表面分别具有第一线路层及第二线路层，且该第一线路层电性连接该第二线路层，该第一线路层并具有多个连接垫；
在至少部分连接垫上形成有导电元件；
在该第一表面上形成包覆该导电元件的包覆层；
在该包覆层上设置电子元件，其中，该电子元件具有作用面及非作用面，且该作用面具有多个电极垫；
压合该电子元件与硬质板，从而使该电子元件的非作用面接置于该硬质板上，并令该导电元件及电子元件作用面外露出该包覆层；以及
依序在该包覆层上形成第一介电层及第三线路层，且令该第三线路层电性连接该导电元件及电极垫。
13.根据权利要求12所述的芯片尺寸封装件的制法，其特征在于，该导电元件为焊球、针脚、金属块或金属柱。
14.根据权利要求12所述的芯片尺寸封装件的制法，其特征在于，该电子元件非作用面是以粘晶膜粘置于该第一表面上。
15.根据权利要求12所述的芯片尺寸封装件的制法，其特征在于，该包覆层的材料为ABF(Ajinomoto Build-up Film)、聚酰亚胺或硅氧树脂。
16.根据权利要求12所述的芯片尺寸封装件的制法，其特征在于，是以激光移除部分的包覆层以外露出所述导电元件及所述电极垫。
17.根据权利要求12所述的芯片尺寸封装件的制法，其特征在于，该第一线路层还包括散热垫，且该电子元件以非作用面接置于该散热垫上。
18.根据权利要求12所述的芯片尺寸封装件的制法，其特征在于，包括：
在该第一介电层及第三线路层上形成第一拒焊层，并外露部分该第三线路层。
19.根据权利要求18所述的芯片尺寸封装件的制法，其特征在于，还包括在该外露的第三线路层上通过多个第一焊球接置半导体封装件。
20.根据权利要求12所述的芯片尺寸封装件的制法，其特征在于，还包括：
在该第二表面及第二线路层上形成第二拒焊层，并外露部分该第二线路层。
21.根据权利要求20所述的芯片尺寸封装件的制法，其特征在于，还包括在该外露的第二线路层上通过多个第二焊球接置半导体封装件。
22.根据权利要求12所述的芯片尺寸封装件的制法，其特征在于，还包括在该第一介电层及第三线路层上形成增层结构。
23.根据权利要求22所述的芯片尺寸封装件的制法，其特征在于，还包括在该增层结构上形成第一拒焊层。
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