CN102376646A - 改善双应力氮化物表面形态的方法 - Google Patents

Abstract

本发明提出了一种改善双应力氮化物表面形态的方法，包括步骤：提供衬底，在所述衬底上形成通过浅隔离沟槽隔开的PMOS晶体管和NMOS晶体管；在所述PMOS晶体管和NMOS晶体管上沉积刻蚀停止层氧化物；在所述NMOS晶体管上的刻蚀停止层氧化物上沉积张应力氮化物；对所述张应力氮化物的表面进行等离子体处理；在所述处理后的张应力氮化物和PMOS晶体管上沉积压应力氮化物；去除所述NMOS上的压应力氮化物；使用H₃PO₄湿法刻蚀所述张应力与压应力氮化物的表面边界。完成所述改善和平滑双应力氮化物的表面形态的操作。根据本发明的方法，能够有效解决双应力氮化物表面的凸起问题，以改善和平滑双应力氮化物的表面形态，提高半导体晶片的良品率。

Description

改善双应力氮化物表面形态的方法

技术领域

本发明涉及半导体制造工艺，特别涉及改善双应力氮化物表面形态的方法。

背景技术

集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件。考虑到操作速度、耗电量及成本效率的优异特性，CMOS技术目前是最有前景的用于制造复杂电路的方法之一。在使用CMOS技术制造复杂的集成电路时，有数百万个晶体管(例如，N沟道晶体管与P沟道晶体管)形成于包含结晶半导体层的衬底上。不论是N沟道晶体管还是P沟道晶体管，MOS晶体管都含有所谓的PN结，PN结由以下两者的界面形成：高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。

用形成于沟道区附近且通过薄绝缘层而与该沟道区分隔的栅极电极来控制沟道区的导电率，例如控制导电沟道的驱动电流能力。当在栅极电极上施加适当的控制电压形成导电沟道后，沟道区的导电率取决于掺杂浓度和多数电荷载流子的迁移率。对于沟道区在晶体管宽度方向的给定延伸部分而言，沟道区的导电率取决于源极区与漏极区之间的距离，该距离也被称作沟道长度。因此，沟道区的导电率是决定MOS晶体管效能的主要因素。因此，减小沟道长度以及减小与沟道长度相关联的沟道电阻率，成为用来提高集成电路操作速度的重要设计准则。

然而，持续缩减晶体管尺寸从而减小沟道长度会带来诸多问题，例如沟道的可控性减小(这也被称为短沟道效应)。这些问题必须加以克服，以免过度地抵消掉逐步减小MOS晶体管沟道长度所得到的优势。另外，持续减小关键尺寸(例如，晶体管的栅极长度)还需要相适应的工艺技术或开发更复杂的工艺技术用来补偿短沟道效应，因此从工艺角度上看会越来越困难。目前已提出从另一个角度来提高晶体管的开关速度，即通过对于给定沟道长度增大沟道的电子载流子迁移率。这种提高载流子迁移率的方法可以避免或至少延缓在与装置缩放尺寸相关联的工艺中所遇到的许多问题。

用来增加电荷载流子迁移率的一个有效机制是改变沟道内的品格结构，例如通过在沟道区附近产生拉伸或压缩应力以便在沟道内产生对应的应变，而拉伸或压缩会分别造成电子和空穴迁移率的改变。例如，就标准的晶向而言，在沟道区中沿沟道长度方向产生单轴拉伸应变会增加电子的迁移率，其中，取决于拉伸应变的大小和方向，可增加迁移率达百分之五十或更多。迁移率的增大可直接转化成导电率的提高。另一方面，就P型晶体管的沟道区而言，单轴压缩应变可增加空穴的迁移率，从而提高P型晶体管的导电率。目前看来，在集成电路制造中引进应力或应变技术是对于下一代技术节点而言极有前景的方法。因为，受应变的硅可视为是一种“新型”的半导体材料，这使得制造速度更快的半导体器件成为可能而不需另外开发昂贵的新型半导体材料，同时也可兼容目前所普遍使用的半导体工艺制造技术。

在晶体管的沟道区附近产生拉伸或压缩应力有几种方式，例如使用永久性应力覆盖层、间隔层元件等产生外部应力，以便在沟道内产生所需要的应变。这些方法虽然看起来很有效也很有前景，但对于例如以接触层、间隙壁(spacer)等来提供外部应力至沟道内以产生所需要的应变时，施加外部应力产生应变的工艺可能取决于应力传递机构的效率。因此，对于不同的晶体管类型，必须提供不同的应力覆盖层，这会导致增加多个额外的工艺步骤。特别是，如果增加的工艺步骤是光刻步骤的话，会使整体的生产成本显著增加。

因此，目前更为普遍应用的在沟道区产生应变的技术是一种被称为“应力记忆”的技术。在半导体器件的中间制造阶段，在栅极电极附近形成大量非晶化区，然后在晶体管区域上方形成应力层，在该应力层的存在下，可使该非晶化区重结晶。在用于使品格重结晶的退火工艺期间，在该应力层产生的应力下，晶体会成长并且产生受应变的晶格。在重结晶后，可移除该应力层(因此这种应力层也被称为“牺牲”应力层)，而在重结晶的晶格部分内仍可保留一些应变量。虽然这种效应产生的机制目前尚未完全了解，但大量实验已证实，在覆盖的多晶硅栅极电极中会产生某一程度的应变，即使引发应力的层(即牺牲应力层)移除后，这种应变仍会存在。由于在移除该初始应力层后栅极结构仍维持着某些应变量，对应的应变也可转移到再成长的晶体部分，从而也可保持某一部分的初始应变。

该应力记忆技术有利于与其它的“永久性”应变引发源结合，例如受应力的接触式蚀刻停止层、受应变的嵌入式半导体材料等等，以便增加应变引发机构的整体效率。

在CMOS工艺中，双应力氮化物Dual Stress Liner(DSL)技术已经被证明是一种有效的和经济的加强CMOS性能的方法。

双应力氮化物技术是结合张应力与压应力氮化物接触氮化物来同时提高NMOS和PMOS的性能。双应力氮化物是在硅化物工艺之后形成的。首先，一个高张应力的Si₃N₄氮化物被淀积，通过曝光形成图案，PMOS区域的膜层被刻蚀去除。接着，一个高压应力的Si₃N₄氮化物被淀积，这层膜也通过曝光形成图案，NMOS区域的薄膜被刻蚀去除。接下来的工艺流程，包括层间绝缘和接触形成，保持不变。

双应力氮化物方法可以将NMOS和PMOS中的有效驱动电流分别增加15％和32％，饱和驱动电流分别增加11％和20％。

然而，氮化物在张应力和压应力的氮化物之间具有一定重叠的区域。如图1A所示，例如，但不限于，层间介质层在化学机械抛光后，在N阱上压应力氮化物102和在P阱上的张应力氮化物103形成之后，双应力氮化物的表面具有重叠的区域101。随着栅接触节距(contacted gate pitch)的缩小，处理双应力氮化物边界变得更加困难，尤其是对于刻蚀接触有源区(CA)孔。如图1B所示，对于每个刻蚀接触有源区孔，104表示双应力氮化物表面的重叠区域。其中栅接触节距是两个靠近的栅极(中心线)之间的最近距离，栅接触节距对于晶体管的布局及面积有决定性意义。晶片表面的这种重叠区域是造成晶片表面粗糙度大的主要原因，而晶片表面粗糙度大会影响半导体晶片的性能。

因此，需要一种方法，能够有效解决双应力氮化物表面的重叠区域，即凸起的问题，以改善和平滑双应力氮化物的表面形态，提高半导体晶片的良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提出了一种改善双应力氮化物表面形态的方法，包括步骤：提供衬底，在所述衬底上形成通过浅隔离沟槽隔开的PMOS晶体管和NMOS晶体管；在所述PMOS晶体管和NMOS晶体管上沉积刻蚀停止层氧化物；在所述NMOS晶体管上的刻蚀停止层氧化物上沉积张应力氮化物；对所述张应力氮化物的表面进行等离子体处理；在所述处理后的张应力氮化物和PMOS晶体管上沉积压应力氮化物；去除所述NMOS上的压应力氮化物；使用H₃PO₄湿法刻蚀所述张应力与压应力氮化物的表面边界。完成所述改善和平滑双应力氮化物的表面形态的操作。

根据本发明的一个方面，所述等离子体处理是N₂O或O₂或O₃处理。

根据本发明的一个方面，所述刻蚀停止层氧化物的材料为二氧化硅。

根据本发明的一个方面，所述刻蚀停止层氧化物的沉积方法是次常压化学气相沉积法、低压化学气相沉积法或等离子体化学气相沉积法。

根据本发明的一个方面，所述刻蚀停止层氧化物沉积的厚度为50～150埃。

根据本发明的一个方面，所述张应力氮化物的材料为氮化硅。

根据本发明的一个方面，所述张应力氮化物的厚度为400～650埃。

根据本发明的一个方面，所述张应力氮化物的应力1.5～2.0GPa。

根据本发明的一个方面，所述使用等离子体处理在所述张应力氮化物的表面形成氧化硅薄层，其厚度小于100埃。

根据本发明的一个方面，所述压应力氮化物的沉积方法是等离子体化学气相沉积法。

根据本发明的一个方面，所述压应力氮化物的材料为氮化硅。

根据本发明的一个方面，所述压应力氮化物的沉积的厚度为400埃～800埃。

根据本发明的一个方面，所述压应力氮化物的应力-2.5～-3.5GPa。

根据本发明的一个方面，所述H₃PO₄酸的温度为150℃～170℃。

根据本发明的一个方面，所述H₃PO₄酸的浓度为85％。

根据发明的方法，能够有效解决双应力氮化物的表面凸起的问题，以改善和平滑双应力氮化物的表面形态，提高半导体晶片的良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图IA-1B是根据现有技术制作双应力氮化物表面的截面图；

图2A-2F是根据本发明实施方式改善双应力氮化物表面形态的方法的流程中各步骤的截面图；

图3是根据本发明实施方式改善双应力氮化物表面形态的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何来改善双应力氮化物的表面形态。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

图2A-2F是根据本发明实施方式改善双应力氮化物表面形态的方法的流程中各步骤的截面图。

如图2A所示，示出了在半导体衬底上沉积刻蚀停止层氧化物之后的结构。提供一衬底200，该衬底200具有在其上形成并被浅隔离沟槽彼此隔开的一对示例性的CMOS器件，即PMOS晶体管和NMOS晶体管共同构成的CMOS器件。在衬底200的PMOS晶体管和NMOS晶体管上均形成刻蚀停止层氧化物，即第一介电层201。第一介电层201的材料可以是氧化物，例如二氧化硅。所述刻蚀停止层氧化物的沉积方法可以是次常压化学气相沉积法(SACVD)或低压化学气相沉积法(LPCVD)或等离子体化学气相沉积法(PECVD)。根据本发明的一个方面。沉积的所述刻蚀停止层氧化物201的厚度为50～150埃。

如图2B所示，示出了在所述NMOS晶体管上的第一介电层201上沉积张应力氮化物之后的结构。在如图2A所示的所述NMOS晶体管上的第一介电层201上形成张应力氮化物，即第二介电层202。第二介电层202的材料可以是氮化硅。所述张应力氮化物的沉积方法可以是等离子体化学气相沉积(PECVD)。第二介电层202的厚度为400～650埃。第二介电层202的应力为1.5～2.0GPa。

如图2C所示，示出了对所述NMOS晶体管上的第二介电层202的表面进行等离子体处理来形成氧化硅薄层之后的结构。在如图2B所示的所述NMOS晶体管上的张应力氮化物，即所述NMOS晶体管上的第二介电层202上形成氧化硅薄层，即第三介电层203。所述等离子体处理是N₂O或O₂或O₃处理。所述等离子体处理用来在所述NMOS晶体管上的张应力氮化物之上形成氧化硅薄层，而PMOS晶体管上的氧化硅表面将不会被形成氧化硅薄层。在所述NMOS晶体管上的张应力氮化物表面的氧化硅薄层，即第三介电层203的厚度小于100埃。

如图2D所示，示出了在所述PMOS晶体管上的第一介电层201和所述NMOS晶体管上的第三介电层203上沉积压应力氮化物之后的结构。在如图2C所示的所述PMOS晶体管上的第一介电层201和所述NMOS晶体管上的第三介电层203上形成压应力氮化物，即第四介电层204。所述第四介电层204的材料可以是氮化硅。所述压应力氮化物的沉积方法可以是等离子体化学气相沉积法(PECVD)。所述第四介电层204的厚度为400～800埃。所述压应力氮化物的应力为-2.5～-3.5GPa。

如图2E所示，示出了去除所述NMOS晶体管上的压应力氮化物之后的结构。去除所述NMOS晶体管上的压应力氮化物使用干法刻蚀，将在触及所述NMOS上的第三介电层203，即氧化硅薄层时刻蚀反应停止，防止过度刻蚀的发生。

如图2F所示，示出了使用H₃PO₄湿法刻蚀所述张应力与压应力氮化物的表面边界后的结构。H₃PO₄酸将刻蚀张应力与压应力氮化物的边界区域。并且对于NMOS区域，第三介电层203氧化硅薄层将保护第二介电层202张应力氮化物，使得所述张应力与压应力氮化物的表面边界最小化，即消除张应力与压应力氮化物表面的凸起，改善和平滑双应力氮化物的表面形态。所述H₃PO₄酸的温度为150℃～170℃。所述H₃PO₄酸的浓度为85％。从而完成改善和平滑双应力氮化物表面形态的方法。

根据本发明实施方式改善双应力氮化物的表面形态，使用N₂O或O₂或O₃等离子处理来形成氧化硅薄层，当进行双应力氮化物表面边界去除的时候，这层氧化硅薄层能够保护NMOS晶体管上的张应力氮化物免受酸的刻蚀。另外，使用H₃PO₄湿法刻蚀所述双应力氮化物的表面边界，改善和平滑所述双应力氮化物的表面形态。H₃PO₄酸将刻蚀边界区域，刻蚀的速率比其它区域要快，并且对于NMOS区域，氧化硅薄层将保护张应力氮化物。能够有效解决双应力氮化物的表面凸起的问题，从而改善和平滑了双应力氮化物的表面形态，提高了半导体晶片的良品率。

如图3所示，为根据本发明实施方式改善双应力氮化物表面形态的工艺流程图。

在步骤301中，在形成所述双应力氮化物之前，首先沉积刻蚀停止层氧化物。在衬底的PMOS晶体管和NMOS晶体管上均形成刻蚀停止层氧化物。刻蚀停止层氧化物的材料可以是氧化物，例如二氧化硅。刻蚀停止层氧化物的沉积方法可以是次常压化学气相沉积法(SACVD)或低压化学气相沉积法(LPCVD)或等离子体化学气相沉积法(PECVD)。沉积的所述刻蚀停止层氧化物的厚度为50～150埃。

在步骤302中，沉积张应力氮化物。在步骤301中形成的刻蚀停止层氧化物上沉积张应力氮化物。所述张应力氮化物的材料可以是氮化硅。所述张应力氮化物的沉积方法可以是等离子体化学气相沉积(PECVD)。所述张应力氮化物的厚度为400～650埃。张应力氮化物的应力为1.5～2.0GPa。

在步骤303中，去除PMOS晶体管上的张应力氮化物。

在步骤304中，对所述NMOS晶体管上的张应力氮化物的表面进行等离子体处理。所述等离子体处理是N₂O或O₂或O₃处理。所述等离子体处理用来在所述NMOS晶体管上的张应力氮化物之上形成氧化硅薄层，而PMOS晶体管上的氧化硅表面将不会被形成氧化硅薄层。所述NMOS晶体管上的张应力氮化物表面的氧化硅薄层的厚度小于100埃。

在步骤305中，沉积压应力氮化物。在所述PMOS晶体管上的刻蚀停止层氧化物和所述NMOS晶体管上的氧化硅薄层上沉积压应力氮化物。所述压应力氮化物的材料可以为氮化硅。所述压应力氮化物的沉积方法可以是等离子体化学气相沉积法(PECVD)。所述压应力氮化物的厚度为400～800埃。所述压应力氮化物的应力为-2.5～-3.5GPa。

在步骤306中，去除所述NMOS晶体管上的压应力氮化物。去除所述NMOS晶体管上的压应力氮化物使用干法刻蚀，将在触及所述NMOS晶体管上的氧化硅薄层时刻蚀反应停止，防止过度刻蚀的发生。

在步骤307中，使用H₃PO₄湿法刻蚀所述张应力与压应力氮化物的表面边界。H₃PO₄酸将刻蚀张应力与压应力氮化物的边界区域。并且对于NMOS区域，氧化硅薄层将保护张应力氮化物，使得所述双应力氮化物的表面边界最小化，即消除张应力与压应力氮化物表面的重叠区域。所述H₃PO₄酸的温度为150℃～170℃。所述H₃PO₄酸的浓度为85％。

从而完成改善和平滑所述双应力氮化物表面形态的操作，提高半导体晶片的良品率。

根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的集成电路例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种改善双应力氮化物表面形态的方法，包括步骤：

a)提供衬底，在所述衬底上形成通过浅隔离沟槽隔开的PMOS晶体管和NMOS晶体管；

b)在所述PMOS晶体管和NMOS晶体管上沉积刻蚀停止层氧化物；

c)在所述NMOS晶体管上的刻蚀停止层氧化物上沉积张应力氮化物；

d)对所述张应力氮化物的表面进行等离子体处理；

e)在所述处理后的张应力氮化物和PMOS晶体管上沉积压应力氮化物；

g)去除所述NMOS上的压应力氮化物；

h)使用H₃PO₄湿法刻蚀所述张应力与压应力氮化物的表面边界。

2.如权利要求1所述的方法，其特征在于，所述等离子体处理是N₂O或O₂或O₃处理。

3.如权利要求1所述的方法，其特征在于，所述刻蚀停止层氧化物的材料为二氧化硅。

4.如权利要求1所述的方法，其特征在于，所述刻蚀停止层氧化物的沉积方法是次常压化学气相沉积法、低压化学气相沉积法或等离子体化学气相沉积法。

5.如权利要求1所述的方法，其特征在于，所述刻蚀停止层氧化物沉积的厚度为50～150埃。

6.如权利要求1所述的方法，其特征在于，所述张应力氮化物的材料为氮化硅。

7.如权利要求1所述的方法，其特征在于，所述张应力氮化物的厚度为400～650埃。

8.如权利要求1所述的方法，其特征在于，所述张应力氮化物的应力1.5～2.0GPa。

9.如权利要求1所述的方法，其特征在于，所述使用等离子体处理在所述张应力氮化物的表面形成氧化硅薄层，其厚度小于100埃。

10.如权利要求1所述的方法，其特征在于，所述压应力氮化物的沉积方法是等离子体化学气相沉积法。

11.如权利要求1所述的方法，其特征在于，所述压应力氮化物的材料为氮化硅。

12.如权利要求1所述的方法，其特征在于，所述压应力氮化物的沉积的厚度为400埃～800埃。

13.如权利要求1所述的方法，其特征在于，所述压应力氮化物的应力-2.5～-3.5GPa。

14.如权利要求1所述的方法，其特征在于，所述H₃PO₄酸的温度为150℃～170℃。

15.如权利要求1所述的方法，其特征在于，所述H₃PO₄酸的浓度为85％。

16.一种包含通过根据权利要求1所述的方法制造的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步动态随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式动态随机存取存储器和射频电路其中至少一种。

17.一种包含通过根据权利要求1所述的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机和手机其中至少一种。

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