CN102376570B - N型射频ldmos的制造方法 - Google Patents

N型射频ldmos的制造方法 Download PDF

Info

Publication number
CN102376570B
CN102376570B CN 201010257297 CN201010257297A CN102376570B CN 102376570 B CN102376570 B CN 102376570B CN 201010257297 CN201010257297 CN 201010257297 CN 201010257297 A CN201010257297 A CN 201010257297A CN 102376570 B CN102376570 B CN 102376570B
Authority
CN
China
Prior art keywords
type
epitaxial loayer
type epitaxial
layer
trap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN 201010257297
Other languages
English (en)
Other versions
CN102376570A (zh
Inventor
钱文生
韩峰
王海军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN 201010257297 priority Critical patent/CN102376570B/zh
Publication of CN102376570A publication Critical patent/CN102376570A/zh
Application granted granted Critical
Publication of CN102376570B publication Critical patent/CN102376570B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种N型射频LDMOS的制造方法，包括步骤：在硅衬底上形成第一层P型外延层并进行P型沉阱的P型杂质离子注入；在第一层P型外延层的全部区域进行N型埋层的N型杂质离子注入；生长多层中间P型外延层和最顶层P型外延层；中间P型外延层生长后都重复步骤一和步骤二的注入工艺进行离子注入；最顶层P型外延层生长后重复步骤一的注入工艺进行离子注入；进行退火推进，形成P型沉阱和在各P型外延层界面处形成N型埋层。形成所述N型射频LDMOS的P阱、漂移区、源极、栅极、漏极。本发明方法能显著改善器件的击穿特性且不受外延层厚度增加的限制、还具有工艺成本低、可调节性和适用性强的特点。

Description

N型射频LDMOS的制造方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种N型射频LDMOS的制造方法。
背景技术
现有射频LDMOS工艺中，为了降低源极的接线电感和电阻，提高共源放大器的射频增益，同时减少源极布线带来的不利的寄生参数并进一步减少版图面积，常采用重掺杂的沉阱将源极和接地的衬底相连，以提高器件性能。对耐压要求很高、外延层厚度较大的应用，沉阱的形成方式通常采用边形成外延层边进行沉阱注入，在外延层生长完成后进行推进，但由于沉阱杂质剂量很浓，外延层生长时会有较多的沉阱杂质挥发进设备腔体，对非沉阱区域进行自掺杂，使得漂移区下方形成一层浓度较高的P型杂质层，严重影响器件的击穿特性，导致击穿电压下降。
如图1所示，为现有射频LDMOS的制造方法中自掺杂效应的示意图。现有射频LDMOS的制造方法形成的现有射频LDMOS是形成在重掺杂的P型硅衬底上，包括了多层轻掺杂的P型外延层、以及形成于所述多层P型外延层中的重掺杂的P型沉阱，现有射频LDMOS还包括：形成于所述多层P型外延层中的P阱；形成于所述P阱上的栅极；以及形成于所述栅极旁侧的所述P阱中的N+区、P+区，所述P阱中的N+区作为器件的源区并引出源极、所述P阱中的P+区引出背栅极；还包括形成于所述栅极旁侧的所述多层P型外延层中N-漂移区和N+区，所述多层P型外延层中的N+区作为器件的漏区并引出漏极；所述源极和N+源区通过P阱、P+沉阱实现和P型衬底的连通。现有射频LDMOS的制造方法形成的现有射频LDMOS的一个缺点是在所述多层P型外延层的各层的界面处还包括自掺杂形成的P型埋层。所述自掺杂形成的P型埋层会严重影响器件的击穿特性，导致击穿电压下降。
发明内容
本发明所要解决的技术问题是提供一种N型射频LDMOS的制造方法，能显著改善器件的击穿特性且不受外延层厚度增加的限制、还具有工艺成本低、可调节性和适用性强的特点。
为解决上述技术问题，本发明提供的N型射频LDMOS的制造方法包括如下步骤：
步骤一、在一P型硅衬底上形成第一层P型外延层，在所述第一层P型外延层中形成P型沉阱的区域进行所述P型沉阱的P型杂质离子注入。所述第一层P型外延层的掺杂杂质为硼、杂质体浓度为1.0E14cm-3～1.0E15cm-3。所述P型沉阱的P型杂质离子注入的工艺条件为：注入杂质为硼、注入剂量为1.0E15cm-2～1.0E16cm-2、注入能量为50keV～150keV。
步骤二、在所述第一层P型外延层的全部区域进行N型埋层的N型杂质离子注入。所述N型埋层的N型杂质离子注入的工艺条件为：注入杂质为磷或砷、注入剂量为1.0E12cm-2～1.0E13cm-2、注入能量为30keV～100keV。
步骤三、重复步骤一中的所述第一层P型外延层的生长工艺在所述第一层P型外延层上重复生长多层中间P型外延层和最顶层P型外延层；每层所述中间P型外延层生长后都重复步骤一中的所述P型沉阱的P型杂质离子注入工艺和步骤二中的所述N型埋层的N型杂质离子注入工艺对每层所述中间P型外延层进行离子注入；所述最顶层P型外延层生长后重复步骤一中的所述P型沉阱的P型杂质离子注入工艺对所述最顶层P型外延层进行离子注入。所述多层中间P型外延层的层数大于等于0，所述第一层P型外延层、各所述中间P型外延层、所述最顶层P型外延层的各层厚度、总层数以及总厚度能根据器件的耐压要求进行调整，各所述P型外延层的厚度和器件的耐压关系为15V/μm。
步骤四、对所述P型硅衬底进行退火推进，形成所述P型沉阱和在各P型外延层界面处形成所述N型埋层。所述退火推进的温度为1000℃～1200℃、时间为30分钟～2小时，在各P型外延层界面处形成所述N型埋层。在各P型外延层界面处形成所述N型埋层的厚度为0.5μm～1μm、体浓度为1.0E15cm-3～1.0E16cm-3。
步骤五、形成所述N型射频LDMOS的P阱、漂移区、源极、栅极、漏极。
与现有技术相比，本发明具有以下技术效果：本发明采用一种介于外延层之间的全区域注入工艺，能显著改善由于外延层生长过程中由于沉阱杂质的自掺杂引起器件击穿电压下降的问题，而且全区域注入不需要额外的掩模版，不会显著增加工艺成本，同时不受外延层厚度增加的限制，注入条件可根据实际的外延层工艺进行调节，可调节性和适用性强，能够显著改善器件的击穿特性，特别是能够显著改善厚外延、高耐压的器件的击穿特性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有射频LDMOS的制造方法中自掺杂效应的示意图；
图2是本发明射频LDMOS的制造方法的流程图；
图3-图7是本发明实施例一射频LDMOS的制造方法中各步骤的器件示意图；
图8是现有方法和本发明实施例二方法形成的射频LDMOS的击穿时碰撞电离率的比较示意图。
具体实施方式
如图2所示，是本发明射频LDMOS的制造方法的流程图；如图3～图7所示，是本发明实施例一射频LDMOS的制造方法中各步骤的器件示意图。本发明实施例射频LDMOS的制造方法包括如下步骤：
步骤一、如图3所示，在一重掺杂的P型硅衬底上形成第一层P型外延层，在所述第一层P型外延层中形成P型沉阱的区域进行所述P型沉阱的P型杂质离子注入形成未推进的P型沉阱。所述第一层P型外延层的掺杂杂质为硼、杂质体浓度为1.0E14cm-3～1.0E15cm-3。所述P型沉阱的区域用光刻胶进行定义。所述P型沉阱的P型杂质离子注入的工艺条件为：注入杂质为硼、注入剂量为1.0E15cm-2～1.0E16cm-2、注入能量为50keV～150keV。
步骤二、如图4所示，在所述第一层P型外延层的全部区域进行N型埋层的N型杂质离子注入形成未推进的N型埋层。所述N型埋层的N型杂质离子注入的工艺条件为：注入杂质为磷或砷、注入剂量为1.0E12cm-2～1.0E13cm-2、注入能量为30keV～100keV。
步骤三、如图5所示，重复步骤一中的所述第一层P型外延层的生长工艺在所述第一层P型外延层上生长第二层P型外延层，所述第二层P型外延层为中间P型外延层；所述第二层P型外延层生长后重复步骤一中的所述P型沉阱的P型杂质离子注入工艺和步骤二中的所述N型埋层的N型杂质离子注入工艺进行离子注入，分别形成所述第二层P型外延层的未推进的P型沉阱和未推进的N型埋层。如图6所示，重复步骤一中的所述第一层P型外延层的生长工艺在所述第二层P型外延层上生长顶层P型外延层，所述顶层P型外延层生长后重复步骤一中的所述P型沉阱的P型杂质离子注入工艺进行离子注入形成未推进的P型沉阱，所述顶层P型外延层并不重复进行步骤二中的所述N型埋层的N型杂质离子注入工艺。所述第一层P型外延层、所述第二层P型外延层、所述最顶层P型外延层的各层厚度、总厚度能根据器件的耐压要求进行调整，各所述P型外延层的厚度和器件的耐压关系为15V/μm。
步骤四、如图6所示，对所述P型硅衬底进行退火推进，形成所述P型沉阱和在各P型外延层的2个界面处形成所述N型埋层，所述第一层P型外延层、所述第二层P型外延层、所述最顶层P型外延层形成一整体的P型外延层。所述退火推进的温度为1000℃～1200℃、时间为30分钟～2小时。在各P型外延层界面处形成所述N型埋层的厚度为0.5μm～1μm、体浓度为1.0E15cm-3～1.0E16cm-3。
步骤五、如图7所示，形成所述N型射频LDMOS的P阱、N-漂移区、源极、栅极、漏极。如图7所示，所述P阱形成于所述P型外延层中；所述栅极形成于所述P阱上；在所述栅极旁侧的所述P阱中的形成一N+区和一P+区，所述P阱中的N+区作为器件的源区并引出源极、所述P阱中的P+区引出背栅极；在所述栅极旁侧的所述P型外延层中形成一N-漂移区和一N+区，所述P型外延层中的N+区作为器件的漏区并引出漏极；所述源极和N+源区通过P阱、P+沉阱实现和P型衬底的连通。
图8是现有方法和本发明实施例二方法形成的射频LDMOS的击穿时碰撞电离率的比较示意图。所述碰撞电离率的比较示意图是利用计算机仿真软件对器件特性进行模拟，现有方法和本发明实施例二方法形成的射频LDMOS的耐压要求都为100V、外延层厚度都7μm且都是经过两次外延层生长、每次生长3.5μm。现有方法形成的射频LDMOS由于沉阱杂质自掺杂，最后在3.5μm深处存在一较浓的P型埋层，器件的击穿电压只有61V，如图8所示，器件的耗尽区处于器件的表面较浅的位置。而本发明实施例二方法在第一次外延层生长后，注入能量为25keV、剂量为3.0E12cm-2的磷，在漏极施加高偏压时，N型埋层将充分耗尽，器件的击穿电压可升高达104V，如图8所示，器件的耗尽区处于器件的较深的位置。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种N型射频LDMOS的制造方法，其特征在于，包括如下步骤：
步骤一、在一P型硅衬底上形成第一层P型外延层，在所述第一层P型外延层中形成P型沉阱的区域进行所述P型沉阱的P型杂质离子注入；
步骤二、在所述第一层P型外延层的全部区域进行N型埋层的N型杂质离子注入；
步骤三、重复步骤中的所述第一层P型外延层的生长工艺在所述第一层P型外延层上重复生长多层中间P型外延层和最顶层P型外延层；每层所述中间P型外延层生长后都重复步骤一中的所述P型沉阱的P型杂质离子注入工艺和步骤二中的所述N型埋层的N型杂质离子注入工艺对每层所述中间P型外延层进行离子注入；所述最顶层P型外延层生长后重复步骤一中的所述P型沉阱的P型杂质离子注入工艺对所述最顶层P型外延层进行离子注入；
步骤四、对所述P型硅衬底进行退火推进，形成所述P型沉阱和在各P型外延层界面处形成所述N型埋层；
步骤五、形成所述N型射频LDMOS的P阱、漂移区、源极、栅极、漏极。
2.如权利要求1所述的方法，其特征在于：步骤一中所述第一层P型外延层、步骤三中的各所述中间P型外延层和所述最顶层P型外延层的掺杂杂质为硼、杂质体浓度为1.0E14cm-3～1.0E15cm-3。
3.如权利要求1所述的方法，其特征在于：步骤一和步骤三中所述P型沉阱的P型杂质离子注入的工艺条件为：注入杂质为硼、注入剂量为1.0E15cm-2～1.0E16cm-2、注入能量为50keV～150keV。
4.如权利要求1所述的方法，其特征在于：步骤二和步骤三中所述N型埋层的N型杂质离子注入的工艺条件为：注入杂质为磷或砷、注入剂量为1.0E12cm-2～1.0E13cm-2、注入能量为30keV～100keV。
5.如权利要求1所述的方法，其特征在于：所述多层中间P型外延层的层数大于等于0，所述第一层P型外延层、各所述中间P型外延层、所述最顶层P型外延层的各层厚度、总层数以及总厚度能根据器件的耐压要求进行调整，各所述P型外延层的厚度和器件的耐压关系为15V/μm。
6.如权利要求1所述的方法，其特征在于：步骤四中所述退火推进的温度为1000℃～1200℃、时间为30分钟～2小时。
7.如权利要求1所述的方法，其特征在于：步骤四中在各P型外延层界面处形成所述N型埋层的厚度为0.5μm～1μm、体浓度为1.0E15cm-3～1.0E16cm-3。
CN 201010257297 2010-08-19 2010-08-19 N型射频ldmos的制造方法 Active CN102376570B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201010257297 CN102376570B (zh) 2010-08-19 2010-08-19 N型射频ldmos的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201010257297 CN102376570B (zh) 2010-08-19 2010-08-19 N型射频ldmos的制造方法

Publications (2)

Publication Number Publication Date
CN102376570A CN102376570A (zh) 2012-03-14
CN102376570B true CN102376570B (zh) 2013-07-24

Family

ID=45794976

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201010257297 Active CN102376570B (zh) 2010-08-19 2010-08-19 N型射频ldmos的制造方法

Country Status (1)

Country Link
CN (1) CN102376570B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103855210A (zh) * 2012-12-03 2014-06-11 上海华虹宏力半导体制造有限公司 射频横向双扩散场效应晶体管及其制造方法
CN104701371B (zh) * 2013-12-09 2018-10-26 上海华虹宏力半导体制造有限公司 射频ldmos器件及制造方法
CN106298927B (zh) * 2015-06-11 2019-08-30 北大方正集团有限公司 射频横向双扩散金属氧化物半导体器件及其制作方法
CN107180856B (zh) * 2017-05-26 2020-01-17 电子科技大学 一种pmos器件结构
CN111986998B (zh) * 2020-09-18 2023-03-14 上海华虹宏力半导体制造有限公司 Ldmos器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101699631A (zh) * 2009-11-19 2010-04-28 苏州远创达科技有限公司 具有埋层的ldmos功率器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633180A (en) * 1995-06-01 1997-05-27 Harris Corporation Method of forming P-type islands over P-type buried layer
US7554154B2 (en) * 2006-07-28 2009-06-30 Alpha Omega Semiconductor, Ltd. Bottom source LDMOSFET structure and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101699631A (zh) * 2009-11-19 2010-04-28 苏州远创达科技有限公司 具有埋层的ldmos功率器件

Also Published As

Publication number Publication date
CN102376570A (zh) 2012-03-14

Similar Documents

Publication Publication Date Title
CN102097464B (zh) 高压双极晶体管
CN107482061B (zh) 超结器件及其制造方法
CN102446955B (zh) 高电压金属氧化半导体装置与制造该装置的方法
CN102376570B (zh) N型射频ldmos的制造方法
CN102130000B (zh) 沟槽型双层栅mos器件的制备方法
CN103337498A (zh) 一种bcd半导体器件及其制造方法
CN102412162B (zh) 提高nldmos击穿电压的方法
CN102543738A (zh) 高压ldmos器件及其制造方法
CN103178087B (zh) 超高压ldmos器件结构及制备方法
CN112510081B (zh) 一种星用抗辐射沟槽型mos管的加固结构和制备方法
CN102104064B (zh) SiGe HBT工艺中的寄生横向型PNP三极管及其制造方法
CN104241358B (zh) 射频ldmos器件及其制造方法
CN104282762A (zh) 射频横向双扩散场效应晶体管及其制作方法
CN102054866B (zh) 横向高压mos器件及其制造方法
CN102129998B (zh) N型超结vdmos中多晶硅p型柱的形成方法
CN109119458B (zh) 隔离结构及工艺方法
CN103022125A (zh) Bcd工艺中的nldmos器件及制造方法
CN104347403B (zh) 一种绝缘栅双极性晶体管的制造方法
CN105206516A (zh) 一种在半导体器件中形成场截止层的方法
CN102376618B (zh) N型射频ldmos中多晶硅p型沉阱的制造方法
CN102130163B (zh) Esd高压dmos器件及其制造方法
CN102339857B (zh) Dmos器件及制造方法
CN103779404B (zh) P沟道注入效率增强型绝缘栅双极型晶体管
CN102544079A (zh) 锗硅异质结npn晶体管及制造方法
CN100590798C (zh) 高压nmos晶体管制造方法及高压pmos晶体管制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140109

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TR01 Transfer of patent right

Effective date of registration: 20140109

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Patentee before: Shanghai Huahong NEC Electronics Co., Ltd.