CN102280420B - 半导体模块以及半导体装置 - Google Patents

半导体模块以及半导体装置 Download PDF

Info

Publication number
CN102280420B
CN102280420B CN201110052694.XA CN201110052694A CN102280420B CN 102280420 B CN102280420 B CN 102280420B CN 201110052694 A CN201110052694 A CN 201110052694A CN 102280420 B CN102280420 B CN 102280420B
Authority
CN
China
Prior art keywords
mentioned
semiconductor chip
type surface
circuit substrate
lead terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201110052694.XA
Other languages
English (en)
Other versions
CN102280420A (zh
Inventor
森和人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Miyoshi Electronics Corp
Original Assignee
Miyoshi Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Miyoshi Electronics Corp filed Critical Miyoshi Electronics Corp
Publication of CN102280420A publication Critical patent/CN102280420A/zh
Application granted granted Critical
Publication of CN102280420B publication Critical patent/CN102280420B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/301—Assembling printed circuits with electric components, e.g. with resistor by means of a mounting structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0243—Printed circuits associated with mounted high frequency components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/202—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using self-supporting metal foil pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/066—Heatsink mounted on the surface of the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0061—Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a metallic substrate, e.g. a heat sink

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明提供一种半导体模块和半导体装置，半导体模块(101)包括半导体芯片(6)、半导体框架(5)、电路基板(2)以及螺钉(4A、4B)。半导体框架(5)具有主表面(5A)，该主表面(5A)形成有供半导体芯片(6)安装的凹部(5C)。半导体框架(5)借助芯片焊接材料(7)与半导体芯片(6)热连接且电连接。电路基板(2)具有接地图案(2C、2D)，并且其配置于半导体框架(5)的主表面(5A)上方。螺钉(4A、4B)用于将半导体框架(5)的主表面(5A)、凹部(5C)的外周部与电路基板(2)的接地图案(2D、2C)电连接，并且用于将半导体框架(5)与电路基板(2)机械连接。

Description

半导体模块以及半导体装置
技术领域
本发明涉及一种半导体模块以及半导体装置，特别是涉及一种用于分离半导体装置所产生热量的散热以及电路的接地的结构。
背景技术
在半导体装置中，为了工作的稳定化，要求有效地放出由半导体元件产生的热量。
例如在日本特开平4-174547号公报中公开一种用于电力用半导体装置的引线框架的结构。根据日本特开平4-174547号公报，引线框架的岛形成为比引线框架的外部引线(outer lead)厚。半导体芯片所产生的热量被岛吸收。通过对岛加厚，能够加快放出来自半导体芯片的热量。岛的位于与安装有半导体芯片的面相反一侧的面不被树脂覆盖而露出。通过使该露出的面与散热片等进行接触，能够加快放出由半导体芯片产生的热量。
在日本特开平6-61396号公报中公开一种引线框架，该引线框架维持半导体装置的特性的同时提高散热效果。该引线框架包括用于安装半导体芯片的载置台。在载置台的背面安装有散热板。
在日本特开2007-165442号公报中公开一种能够提高散热性和高频特性的注塑封装件(mold package)。该注塑封装件具有连接有半导体芯片的厚膜引线电极和比该厚膜引线电极薄的引线电极。厚膜引线电极的下表面在封装件的下表面露出，并且其作为散热电极而使用。另一方面，厚膜引线电极上表面的一部分在封装件的上表面露出，并且作为接地电极而使用。
在以高频或者高输出进行工作的半导体装置的情况下，半导体芯片的接地变得尤其重要。在较多情况下，半导体芯片的背面电极被用作接地电极，并且通过芯片焊接材料(die bondingmaterial)与引线框架电连接。从半导体芯片的背面输出的接地电流的路径数越增加越能够使接地电极的电位稳定化。然而，在日本特开平4-174547号公报以及日本特开平6-61396号公报中没有具体说明用于确保接地电流的路径的结构。
另一方面，要求包括有电路基板和以高频或者高输出进行工作的半导体装置的模块小型化。根据日本特开平6-61396号公报所公开的结构，将接地电极和散热电极分别配置在封装件的上表面和下表面，因此能够以接地电流的方向与热流的方向变得相互反向的方式分离接地电流和热流。由此，能够使模块小型化。然而，根据日本特开2007-165442号公报所公开的结构，接地电流的路径限定于由厚膜引线电极形成的路径。如上所述，从半导体装置工作的稳定性的观点出发，接地路径的数量越多越好。
发明内容
本发明是为了解决上述问题而完成的，其目的在于实现半导体模块的小型化、有效散热以及可靠的接地。
本发明的一个方案的半导体模块包括：至少一个半导体芯片、基座、电路基板、第一引线端子以及连接构件。基座具有主表面，该主表面形成有用于安装至少一个半导体芯片的凹部，并且基座与至少一个半导体芯片热连接且电连接。电路基板具有第一接地图案，并且该电路基板配置于基座的主表面上。第一引线端子与基座一体地形成，并且该第一引线端子与电路基板的第一接地图案相连接。连接构件将作为基座的主表面的一部分的凹部的外周部和电路基板的第一接地图案电连接，并且将基座和电路基板机械连接。
根据上述结构，将电路基板配置于基座的主表面上。从半导体芯片输出的接地电流流向电路基板的第一接地图案。于是，接地电流流向半导体芯片的上方。另一方面，由半导体芯片产生的热量通过基座被放出。因而能够分离电流的朝向和热流的朝向，因此能够实现有效的散热，并且能够实现半导体模块的小型化。而且，第一引线端子和连接构件分别形成供接地电流流过的路径。由此能够实现半导体芯片可靠地接地。
优选基座包括突起部，该突起部形成为从凹部底面向主表面延伸。电路基板还具有第二接地图案，该第二接地图案与突起部相连接并且具有与第一接地图案的电位相等的电位。至少一个半导体芯片包括以相互隔着突起部的方式配置在凹部内的第一和第二半导体芯片。
根据上述结构，形成于第一和第二半导体芯片之间的突起部形成接地电流的路径。由此，能够实现半导体芯片可靠地接地。
优选基座还包括散热面，该散热面位于主表面相反侧并且具有凸部。半导体模块还包括树脂。该树脂覆盖基座的主表面的一部分从而填充凹部，并且覆盖凸部的外周。
根据上述结构，能够保护半导体芯片使它们免受水分或者撞击影响。并且，能够防止散热面整体被树脂覆盖，因此能够有效地放出散热。
优选第一引线端子的从树脂的表面突出部分长度为0.15mm以上。
根据上述结构，利用焊锡等，能够将第一引线端子连接至电路基板的电极图案。
优选在将与基座的主表面垂直的方向的长度定义为高度的情况下，第一引线端子的以从树脂露出的主表面的一部分区域为基准的高度为0.3mm以下。
根据上述结构，利用焊锡等，能够将第一引线端子连接至电路基板的电极图案。
优选连接构件是螺丝。供螺丝通过的孔分别形成于主表面的外周部以及电路基板的第一接地图案。半导体模块还具备散热器。该散热器与散热面的凸部接触，并且利用螺丝来固定基座以及电路基板。主表面的外周部借助螺丝与第一接地图案接触。
根据上述结构，能够利用螺丝将基座与电路基板进行电连接。并且，能够使散热器与基座紧密接合。
优选孔的直径为2mm以上。
根据上述结构，能够使用普通的螺丝。
优选半导体模块还具备第二引线端子，该第二引线端子与至少一个半导体芯片电连接。在第二引线端子上形成贯通孔。
根据上述结构，在利用焊锡将第二引线端子连接至电路基板时，焊锡容易地在第二引线端子表面扩散。作为其它优点，通过在贯通孔的位置切断第二引线端子来还能够缩短第二引线端子。
本发明的其它技术方案的半导体装置包括至少一个半导体芯片、基座以及引线端子。基座具有主表面，该主表面形成有安装至少一个半导体芯片的凹部，并且基座与至少一个半导体芯片热连接且电连接。引线端子与基座一体地形成，并且与配置于基座的主表面上的电路基板的接地图案相连接。供连接构件通过的孔形成于作为基座的主表面的一部分的凹部的外周部，上述连接构件将基座与电路基板机械连接且电连接。
根据上述结构，能够将电路基板配置于基座的主表面上。由此，能够使接地电流流向半导体芯片上方。另一方面，由半导体芯片产生的热量通过基座被放出。因而能够分离电流的朝向以及热流的朝向，因此能够实现有效的散热，并且能够实现半导体模块的小型化。而且，第一引线端子和连接构件分别形成接地电流所流过的路径。由此能够实现半导体芯片可靠地接地。
根据本发明，不仅使热流的方向与接地电流所流过的方向分离，还能够增加接地电流的路径。因而，根据本发明，能够实现半导体模块的小型化、有效散热以及可靠接地。
附图说明
图1是本发明的实施方式1的半导体模块的俯视图。
图2是图1所示半导体模块的主视图。
图3是用于说明实施方式1的电路基板和半导体装置的俯视图。
图4是图1的IV-IV截面图。
图5是图1的V-V截面图。
图6是表示使实施方式1的高频放大器101模块化的等效电路的图。
图7是表示本发明的实施方式的高频放大器的第一比较例的俯视图。
图8是图7示出的比较例的主视图。
图9是图7的IX-IX截面图。
图10是表示使图7～图9示出的高频放大器201的结构要素模块化的等效电路的图。
图11是表示本发明的实施方式的高频放大器的第二比较例的等效电路图。
图12是用于说明引线端子9A、9B的共面度(coplanarity)的图。
图13是表示本发明的实施方式2的高频放大器102的俯视图。
图14是表示高频放大器102所具有的半导体装置的俯视图。
图15是图13示出的高频放大器102的XV-XV截面图。
图16是表示使实施方式2的高频放大器102模块化的等效电路的图。
图17是本发明的实施方式3的高频放大器103的俯视图。
图18是表示高频放大器103所具有的半导体装置的俯视图。
具体实施方式
下面，参照附图详细说明本发明的实施方式。此外，图中对相同或者相当部分附加相同附图标记而不重复其说明。
作为本发明的实施方式的半导体模块，下面说明高频放大器。但是，能够将本发明应用于具有电路基板和半导体装置的模块。因而，本发明并不限于仅应用于高频放大器。
[实施方式1]
图1是本发明的实施方式1的半导体模块的俯视图。图2是图1示出的半导体模块的主视图。在以后的说明中，将高频放大器101的高度方向定义为y轴方向，并且将高频放大器101的水平方向定义为x轴方向。
参照图1以及图2，高频放大器101是本发明的实施方式1的半导体模块。高频放大器101包括半导体装置1、电路基板2、散热器3以及螺钉(螺丝)4、4A、4B。半导体装置1具有基座5、密封树脂8、引线端子9A、9B、10、11。
将电路基板2配置于半导体装置1上侧。电路基板2具有相互位于相反侧的主表面2A、2B。主表面2A朝向高频放大器101上方。
散热器3配置于半导体装置1下侧。半导体装置1被电路基板2与散热器3夹持，并且被螺丝4A、4B固定。利用螺钉4A、4B以及多个螺钉4将电路基板2固定于散热器3。不特别限定螺钉4的数量。
图3是用于说明实施方式1的电路基板和半导体装置的俯视图。参照图3以及图1，通过回流焊接等方法将半导体装置1固定于电路基板2的主表面2B。分别供螺钉4A、4B通过的贯通孔12A、12B形成于基座5上。分别与贯通孔12A、12B对应的两个贯通孔形成于电路基板2。
直径d表示贯通孔12A、12B的直径。优选直径d为2mm以上。由此，能够将普通的螺钉使用于高频放大器101。因而，能够降低高频放大器101的成本。
电路基板2具有输入匹配电路和输出匹配电路。电路基板2具有接地图案2C、2D，该接地图案2C、2D具有接地电位。接地图案2C、2D是用于使输入匹配电路和输出匹配电路接地的电极图案。
半导体装置1具有引线端子9A、9B、10、11。引线端子9A、9B与基座5一体化。由此引线端子9A、9B与基座5电连接。引线端子9A、9B从密封树脂8突出。引线端子9A、9B通过焊锡等与电路基板2的接地图案2C、2D电连接。如后详述那样，引线端子9A、9B通过基座5与半导体元件的接地电极进行电连接。
将引线端子9A、9B的以密封树脂8的侧面为基准的长度设为L。优选长度L为0.15mm以上。长度L为0.15mm以上的话，能够将引线端子9A、9B可靠地连接至电路基板2的接地图案2D、2C。
利用螺钉4、4A、4B将电路基板2固定于散热器3，由此基座5的散热面与散热器3接触。散热面是图3示出的基座5的表面。基座5的散热面与散热器3接触，由此将半导体装置1与散热器3热连接。
引线端子10与电路基板2的主表面2B接触，并且通过焊锡等与电路基板2的输入匹配电路电连接。引线端子11与电路基板2的主表面2B接触，并且通过焊锡等与电路基板2的输出匹配电路电连接。
在引线端子10上形成贯通孔10A、10B。同样地，在引线端子11上形成贯通孔11A、11B。在引线端子10、11上分别形成贯通孔，由此容易地使焊锡在各引线端子的表面上扩散。贯通孔10A、10B、11A、11B的形状在一个实施方式中呈长方形，但是也可以是其它形状。
图4是图1的IV-IV截面图。参照图4，半导体装置1包括导电性基座5、半导体芯片6、芯片焊接材料7以及密封树脂8。基座5的主要成分为金属(例如铜)。基座5具有主表面5A。凹部5C形成于主表面5A。凹部5C的底面位于低于引线端子9A、9B的位置。
基座5还具有主表面5B。主表面5B位于主表面5A相反侧。主表面5B与散热器3的主表面20接触。即，主表面5B作为散热面而发挥功能。
将半导体芯片6配置于基座5的凹部5C。在本发明的实施方式中半导体芯片6为晶体管元件，更具体地说，是FET(场效应型晶体管)。但是，不特别限定半导体芯片的种类。芯片焊接材料7将半导体芯片6和基座5电连接且机械连接。芯片焊接材料7例如为焊锡。
在半导体芯片6背面形成接地电极。半导体芯片6借助芯片焊接材料7与基座5电连接且热连接。引线端子9A、B9与基座5相连接，并且与电路基板2的接地图案相连接。
密封树脂8填充基座5的凹部5C。在半导体装置1上配置电路基板2。
图5是图1的V-V截面图。参照图5，半导体装置1还包括引线端子10、11以及引线13、14。引线13用于连接引线端子10和形成于半导体芯片6上的芯片焊盘(未图示)。引线14用于连接引线端子11和形成于半导体芯片6上的芯片焊盘(未图示)。
基座5的主表面5B包括中央部15和外周部16。中央部15比外周部16向高频放大器101下方突出。即主表面5B具有凸部。密封树脂8覆盖主表面5B的凸部(中央部15)外周。密封树脂8的表面形成于比主表面5B的中央部15靠里(图中上方)的位置。在密封树脂8的表面和基座5的主表面5B处于大致相同(高度)位置的情况下，根据散热器3的主表面20的粗糙情况，有可能使基座5的主表面5B与散热器3的主表面20之间的接触变得不充分。主表面5B的中央部15从密封树脂8突出，因此能够使基座5与散热器3的主表面20可靠地接触。
高度差T1表示密封树脂8表面与基座5的主表面5B的中央部15之间的高度差。优选高度差T1为10μm以上。高度差T1为10μm的话，能够使基座5的主表面5B的中央部15与散热器3的主表面20之间的接触被密封树脂8妨碍的可能性变小。
引线端子9A、9B与电路基板2的接地图案2D、2C相连接，由此形成两个接地电流的路径。下面，也将接地电流的路径称为“接地路径”。一个路径是半导体芯片6的背面电极至电路基板2的接地图案2D的路径，由芯片焊接材料7、基座5以及引线端子9A构成。另一个路径是半导体芯片6的背面电极至电路基板2的接地图案2C的路径，由芯片焊接材料7、基座5以及引线端子9B构成。
根据本发明的实施方式，还利用螺丝4A、4B形成两个接地路径。一个路径是半导体芯片6的背面电极至接地图案2C的路径，由芯片焊接材料7、基座5以及螺丝4A构成。另一个路径是半导体芯片6的背面电极至接地图案2D的路径，由芯片焊接材料7、基座5以及螺丝4B构成。
图6是表示使实施方式1的高频放大器101模块化的等效电路的图。参照图6，半导体芯片6是FET。半导体芯片6的栅极与输入匹配电路相连接，该输入匹配电路包括电容器C11以及电感器L11。半导体芯片6的漏极与输出匹配电路相连接，该输出匹配电路包括电容器C21以及电感器L21。半导体芯片6的源极在连接点J1处与接地用电感器L1～L4相连接。
半导体芯片6的栅极借助引线13与引线端子10相连接。半导体芯片6的漏极借助引线14与引线端子11相连接。半导体芯片6的源极与半导体芯片的背面电极对应。半导体芯片6的源极借助芯片焊接材料7与基座5相连接。
连接点J1与半导体芯片6(包括芯片焊接材料7)和基座5之间的分界面对应。电感器L1等效地表示半导体芯片6至引线端子9A的接地电流的路径。电感器L2等效地表示半导体芯片6至引线端子9B的接地电流的路径。电感器L3等效地表示半导体芯片6至螺丝4A的接地电流的路径。电感器L4等效地表示半导体芯片6至螺丝4B的接地电流的路径。连接点J2与电感器L3的一端对应。连接点J3与电感器L4的一端对应。
引线端子9A与电路基板2的接地节点Gnd1相连接。引线端子9B与电路基板2的接地节点Gnd2相连接。螺钉4A与电路基板2的接地节点Gnd3相连接。螺钉4B与电路基板2的接地节点Gnd4相连接。接地节点Gnd1、Gnd4与电路基板2的接地图案2D对应。接地节点Gnd2、Gnd3与电路基板2的接地图案2C对应。
在半导体芯片6工作时，电流从半导体芯片6的漏极流向半导体芯片6的源极。从半导体芯片6的源极流出的电流、即接地电流分别经由电感器L1～L4流向电路基板2的接地节点(Gnd1～Gnd4)。在实施方式1中，接地电流分别经由上述四个路径流向半导体装置1上方。
另一方面，由于半导体芯片6工作，电力Pd被消耗，并且半导体芯片6产生热量。由半导体芯片6产生的热量经由基座5和散热器3被放出到大气40。通过大气40、温度Tj、Tc、消耗电力Pd、热阻Rth[j-c]、Rthf表现高频放大器101的等效导热路径。
温度Tj表示半导体芯片6的接合温度。温度Tc表示基座5的主表面5B(中央部15)与散热器3的主表面20之间的接触点处的温度。热阻Rth[j-c]表示从半导体芯片6与基座5之间的连接部至基座5的主表面5B(中央部15)的壳体(case)间热阻。Rthf表示从散热器3上表面(主表面20)至散热器3下表面的热阻。散热器3下表面与大气40接触。由半导体芯片6产生的热量经由基座5和散热器3流向散热器3下方。即，根据实施方式1，接地电流和热量都沿y轴方向流动。但是，以接地电流的朝向与热流的朝向彼此反向的方式分离接地电流的朝向与热流的朝向。由此能够使半导体模块小型化。
并且，根据实施方式1，除了引线端子9A、9B以外，还利用螺丝4A、4B形成接地电流的路径，因此能够增加接地电流的路径。由此，能够使半导体芯片6的背面电极(接地电极)可靠地接地。
因而，根据实施方式1，能够获得一种能够实现小型化，并且能够同时实现有效的散热以及可靠的接地。下面，通过实施方式1与其比较例的对比来说明这一点。
[比较例]
图7是表示本发明的实施方式的高频放大器的第一比较例的俯视图。图8是图7示出的比较例的主视图。
参照图7以及图8，高频放大器201具有半导体装置51、电路基板52A、52B、散热器3以及引线端子59A、59B、60、61。将引线端子59A、59B相对于半导体装置51独立设置。引线端子59A、59B是接地用端子，引线端子60、61分别是输出端子和输入端子。
电路基板52A、52B分别是输入匹配电路和输出匹配电路。将半导体装置51配置于散热器3的表面。半导体装置51经由引线端子60、61与电路基板52A、52B电连接。半导体装置51被螺钉54A、54B固定于散热器3且与引线端子59A、59B相连接。引线端子59A、59B与电路基板52A和52B各自的接地图案(未图示)电连接。
图9是图7的IX-IX截面图。参照图9，半导体装置51具备基座55、半导体芯片6、芯片焊接材料7以及盖58。基座55的主要成分为金属(例如铜)。与本发明的实施方式1有所不同，在基座55的主表面没有形成凹部。芯片焊接材料7将半导体芯片6与基座55进行电连接且热连接。盖58覆盖半导体芯片6。引线端子59A、59B借助螺钉54A、54B与基座55贴紧。引线端子59A、59B借助锡焊等方法与电路基板52A、52B相连接。
散热用润滑脂63存在于基座55与散热器3之间的间隙，从而半导体芯片6所产生的热量容易地传导至散热器3。在散热用润滑脂63为绝缘材料的情况下基座55与散热器3的电连接受阻。但是，半导体芯片6的背面电极经由芯片焊接材料7、基座55、引线端子59A、59B与电路基板52A、52B各自的接地图案相连接。由此，形成从半导体芯片6的背面电极输出的接地电流的路径。
图10是表示使图7～图9示出的高频放大器201的结构要素模块化的等效电路的图。参照图10，连接点J1是半导体芯片6与接地用电感器L10、L20的连接点。连接点J1表示半导体芯片6(包括芯片焊接材料7)与基座55之间的分界面。
接地用电感器L10与将各个引线端子59A、59B与电路基板52A进行连接的部分对应。接地用电感器L20与将各个引线端子59A、59B与电路基板52B进行连接的部分对应。接地用电感器L10在连接点J11处与电路基板52A的接地节点Gnd1相连接。接地用电感器L20在连接点J12处与电路基板52B的接地节点Gnd2相连接。电路基板52A具有与半导体芯片6的漏极相连接的电感器L21和电感器C21。电路基板52B具有与半导体芯片6的栅极相连接的电感器L11和电感器C11。
电路基板52A、52B和半导体装置51配置于散热器3上且沿x轴方向进行配置。从半导体芯片6的源极输出的电流经由接地用电感器L20流入到电路基板52A的接地节点Gnd2，并且经由接地用电感器L10流入到电路基板52B的接地节点Gnd1。因而，接地电流流向水平方向(x轴方向)。
另一方面，半导体芯片6的接合温度Tj经由热阻Rth[j-c]和热阻Rthf与大气40进行热连接。热阻Rth[j-c]表示从半导体芯片6与基座55之间的接合部至基座55下表面的壳体间热阻。热阻Rthf表示散热器-大气间热阻、即散热器3上表面(包含散热用润滑脂63)至与大气进行热连接的散热器3下表面的热阻。与实施方式1同样地，由半导体芯片6产生的热量从半导体装置51流向下方。
在第一比较例中，半导体装置51配置于电路基板52A、52B之间。因此从半导体芯片6的背面电极输出的电流流向水平方向。因而，存在高频放大器的水平方向长度变长这种问题。
图11是表示本发明的实施方式的高频放大器的第二比较例的等效电路图。参照图11以及图6，高频放大器202在省略了螺丝4A、4B这一点与高频放大器101不同。即，高频放大器202不具有由接地用电感器L3和螺丝4A形成的路径和由接地用电感器L4和螺丝4B形成的路径。
从半导体芯片6的源极输出的电流沿y轴方向流向半导体装置1上方。由半导体芯片6产生的热量沿y轴方向流向半导体装置1下方。与实施方式1同样地，根据第二比较例，以电流的方向与热流的方向彼此反向的方式分离电流的方向与热流的方向。然而，在第二比较例中，省略用于将半导体装置1固定于电路基板的两个螺丝。因此根据第二比较例，接地电流的路径数量变为两个。
此外，即使在将图11示出的半导体装置1替换为日本特开2007-165442号公报所公开的注塑封装件的情况下，也无法将该注塑封装件利用螺丝固定于电路基板上。因而无法增加接地电流的路径。
另一方面，在实施方式1中，将电路基板2配置于半导体装置1上方。并且，引线端子9A、9B以及螺丝4A、4B分别形成接地电流的路径。根据实施方式1，能够分离接地电流的朝向与热流的朝向。并且，能够增加接地电流的路径。因而，根据实施方式1，不仅能够使半导体芯片可靠地接地，还能够有效地释放由半导体芯片产生的热量。并且，接地电流流向半导体装置上方，由此能够抑制高频放大器的水平方向长度增加。
此外，为了容易地进行用于将半导体装置1的引线端子9A、9B连接到电路基板2的回流焊接，优选引线端子9A、9B的共面度(coplanarity)为300μm以下。
图12是用于说明引线端子9A、9B的共面度的图。参照图12，面C是用于定义引线端子9A、9B的共面度的基准面。基准面C是延长从密封树脂8露出的基座5的表面、即主表面5A而得到的面。在以下说明中，将与基准面C垂直的方向的长度定义为高度并且将基准面C的位置定义为高度的基准位置。引线端子9A、9B的共面度是指引线端子9A、9B的从主表面(与电路基板2的接地图案相连接的面)的基准位置起的高度。具体地说，图12示出的高度H1、H2表示引线端子9A(或者9B)的共面度。通过将引线端子9A、9B的共面度抑制为300μm以下，能够利用焊锡将引线端子9A、9B可靠地连接到电路基板2的接地图案。
[实施方式2]
图13是表示本发明的实施方式2的高频放大器102的俯视图。图14是表示高频放大器102所具有的半导体装置的俯视图。图15是图13示出的高频放大器102的XV-XV截面图。
参照图13～图15，高频放大器102具备半导体装置21。半导体装置21具有半导体芯片6A、6B。
在实施方式2中，凹部5C被接地部17被分割为凹部5C1、5C2。将半导体芯片6A、6B分别配置于凹部5C1、5C2。半导体芯片6A借助芯片焊接材料7A与基座5相接合。半导体芯片6B借助芯片焊接材料7B与基座5相接合。
接地部17是基座5的一部分。接地部17是以从凹部5C的底面向上方延伸的方式形成的突起部。接地部17具有在密封树脂8的表面露出的面。作为焊接面而使用该露出面。由此接地部17与设置于电路基板2的接地图案2E电连接。接地图案2E与接地图案2C、2D同样地具有接地电位。
半导体装置21具有引线端子10C、10D以及引线端子11C、11D。引线端子10C和引线端子11C分别与半导体芯片6A、6B中的一个的输入端子和输出端子电连接。引线端子10D和引线端子11D分别与半导体芯片6A、6B中的另一个的输入端子和输出端子电连接。与实施方式1同样地，引线端子9A、9B分别与电路基板2的接地图案2D、2C相连接。
此外，高频放大器102的其它部分的结构与实施方式1的高频放大器101的对应部分的结构相同，因此以后不重复详细说明。与实施方式1同样地，优选引线端子9A、9B的以密封树脂8的侧面为基准的长度L为0.15mm以上。并且，优选引线端子9A、9B的共面度为300μm以下。并且优选贯通孔12A、12B的直径d为2mm以上。
接地部17用于强化介于半导体芯片6A、6B之间的区域的接地。因而，能够对各半导体芯片确保至少三个接地路径。优选接地部17的位置为半导体芯片6A、6B之间的区域的中央。由此，能够使从半导体芯片6A至接地部17的接地电流的路径长度和从半导体芯片6B至接地部17的接地电流的路径长度彼此相等。因而，进一步提高了强化半导体芯片6A、6B的接地的效果。
图16是表示使实施方式2的高频放大器102模块化的等效电路的图。参照图16，各半导体芯片6A、6B的栅极与由电容器C11和电感器L11构成的输入匹配电路相连接。各半导体芯片6A、6B的漏极与由电容器C21和电感器L21构成的输出匹配电路相连接。半导体芯片6A的源极在连接点J1处与接地用电感器L1～L5相连接。半导体芯片6B的源极在连接点J4处与接地用电感器L1～L5相连接。
连接点J1与半导体芯片6A(包括芯片焊接材料7A)和基座5之间的分界面对应。连接点J4与半导体芯片6B(包括芯片焊接材料7B)和基座5之间的分界面对应。连接点J5位于连接点J1、J4之间。
电感器L5等效地表示从半导体芯片6A、6B至接地部17的露出面的电流路径。上述露出面与电路基板2的接地节点Gnd6相连接。接地节点Gnd6与接地图案2E对应。利用接地部17(电感器L5)形成用于使接地电流流向半导体装置21上方的路径。
根据实施方式2，比实施方式1更进一步增加用于使接地电流流向半导体装置21上方的路径数量。并且，根据实施方式2，能够在两个半导体芯片之间形成接地电流的路径，因此能够缩短接地电流的路径。因而，根据实施方式2，能够进一步强化各半导体芯片的接地。
在实施方式2中，半导体芯片的数量为多个即可，半导体芯片的数量并不限于两个。在半导体装置包括(n+1)个(n为1以上的整数)半导体芯片的情况下，以从彼此相邻的两个半导体芯片之间的中央位置向上方延伸的方式形成n个接地部。n个接地部各自的表面在密封树脂8的表面露出。这些露出面借助焊锡与电路基板2的接地图案(相当于接地图案2E)相连接。
[实施方式3]
图17是本发明的实施方式3的高频放大器103的俯视图。图18是表示高频放大器103所具有的半导体装置的俯视图。
参照图17以及图18，高频放大器103包括半导体装置31。半导体装置31包括引线端子10E、10F和引线端子11E、11F。
根据图17与图13的对比或者图18与图14的对比可知，在输入端子和输出端子的形状这一点上，实施方式3的半导体装置31与实施方式2的半导体装置21不同。具体而言，引线端子10E、10F的从密封树脂8的表面起的长度比引线端子10C、10D的从密封树脂8的表面起的长度短。引线端子11E、11F也是同样的。
利用连结杆切断(tie bar cutting)在贯通孔10A、10B的位置切断引线端子10C、10D，由此能够形成引线端子10E、10F、11E、11F。此外，与实施方式3同样地，还能够缩短实施方式1的半导体装置1的引线端子10和引线端子11。

Claims (7)

1.一种半导体模块，其特征在于，该半导体模块包括：
至少一个半导体芯片；
基座，其具有主表面，该主表面形成有用于安装上述至少一个半导体芯片的凹部，并且该基座与上述至少一个半导体芯片热连接且电连接；
电路基板，其具有第一接地图案，并且该电路基板配置于上述基座的上述主表面上；
第一引线端子，其与上述基座一体地形成，并且与上述电路基板的上述第一接地图案相连接；
连接构件，其用于将作为上述基座的上述主表面一部分的上述凹部的外周部与上述电路基板的上述第一接地图案电连接，并且用于将上述基座与上述电路基板机械连接，
上述基座还具备散热面，该散热面位于基座上与上述主表面的相反一侧且具有凸部，
上述半导体模块还包括树脂，该树脂以填充上述凹部的方式覆盖上述基座的上述主表面的一部分，并且覆盖上述凸部外周，
上述连接构件是螺丝，
用于使上述螺丝通过的孔分别形成于上述主表面的上述外周部以及上述电路基板的第一接地图案，
上述半导体模块还包括散热器，该散热器与上述散热面的上述凸部接触，并且该散热器利用上述螺丝来固定上述基座以及上述电路基板，
上述主表面的上述外周部借助上述螺丝与上述第一接地图案进行接触。
2.根据权利要求1所述的半导体模块，其特征在于，
上述基座包括突起部，该突起部形成为从上述凹部底面向上述主表面延伸，
上述电路基板还具有第二接地图案，该第二接地图案与上述突起部相连接且具有与上述第一接地图案的电位相等的电位，
上述至少一个半导体芯片包括第一半导体芯片和第二半导体芯片，该第一半导体芯片和第二半导体芯片以彼此隔着上述突起部的方式配置于上述凹部内。
3.根据权利要求1所述的半导体模块，其特征在于，
上述第一引线端子的从上述树脂的表面突出部分长度为0.15mm以上。
4.根据权利要求1所述的半导体模块，其特征在于，
在将与上述基座的主表面垂直的方向的长度定义为高度的情况下，上述第一引线端子的以上述主表面的从上述树脂露出的一部分区域为基准的高度为0.3mm以下。
5.根据权利要求1所述的半导体模块，其特征在于，
上述孔的直径为2mm以上。
6.根据权利要求1所述的半导体模块，其特征在于，
还包括第二引线端子，该第二引线端子与上述至少一个半导体芯片电连接，
在上述第二引线端子上形成贯通孔。
7.一种半导体装置，其特征在于，该半导体装置包括：
至少一个半导体芯片；
基座，其具有主表面，该主表面形成有用于安装上述至少一个半导体芯片的凹部，并且该基座与上述至少一个半导体芯片热连接且电连接；
引线端子，其与上述基座一体地形成，并且与配置于上述基座的上述主表面上的电路基板的接地图案相连接，
供连接构件通过的孔形成于作为上述基座的上述主表面的一部分的上述凹部的外周部上，该连接构件用于将上述基座与上述电路基板机械连接且电连接，
上述基座还具备散热面，该散热面位于基座上与上述主表面的相反一侧且具有凸部，
上述半导体装置还包括树脂，该树脂以填充上述凹部的方式覆盖上述基座的上述主表面的一部分，并且覆盖上述凸部外周，
上述连接构件是螺丝，
用于使上述螺丝通过的孔分别形成于上述主表面的上述外周部以及上述电路基板的第一接地图案，
上述半导体装置还包括散热器，该散热器与上述散热面的上述凸部接触，并且该散热器利用上述螺丝来固定上述基座以及上述电路基板，
上述主表面的上述外周部借助上述螺丝与上述第一接地图案进行接触。
CN201110052694.XA 2010-06-08 2011-03-04 半导体模块以及半导体装置 Expired - Fee Related CN102280420B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010131158A JP5572890B2 (ja) 2010-06-08 2010-06-08 半導体モジュールおよび半導体装置
JP2010-131158 2010-06-08

Publications (2)

Publication Number Publication Date
CN102280420A CN102280420A (zh) 2011-12-14
CN102280420B true CN102280420B (zh) 2015-01-21

Family

ID=43920304

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110052694.XA Expired - Fee Related CN102280420B (zh) 2010-06-08 2011-03-04 半导体模块以及半导体装置

Country Status (5)

Country Link
US (1) US8604607B2 (zh)
EP (1) EP2398302B1 (zh)
JP (1) JP5572890B2 (zh)
KR (1) KR20110134258A (zh)
CN (1) CN102280420B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102128419A (zh) * 2011-04-22 2011-07-20 浙江生辉照明有限公司 一种led光源的防击穿保护方法及led灯具
RU2617559C2 (ru) * 2013-01-16 2017-04-25 Общество С Ограниченной Ответственностью "Сименс" Сборный корпус микросхемы и способ его использования
JP5700092B2 (ja) * 2013-09-06 2015-04-15 トヨタ自動車株式会社 半導体装置
WO2016017298A1 (ja) 2014-07-30 2016-02-04 日立オートモティブシステムズ株式会社 物理量検出装置
JP6803415B2 (ja) * 2019-01-30 2020-12-23 Hoya株式会社 回路基板固定構造、及びこれを備える光照射装置
CN109830616B (zh) * 2019-03-28 2021-08-27 京东方科技集团股份有限公司 一种显示面板及其制备方法、显示装置
US11444002B2 (en) * 2020-07-29 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610799A (en) * 1994-04-21 1997-03-11 Mitsubishi Denki Kabushiki Kaisha Power module device
TW451441B (en) * 1999-12-13 2001-08-21 Fujitsu Ltd Semiconductor device and method of producing the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3982271A (en) * 1975-02-07 1976-09-21 Rca Corporation Heat spreader and low parasitic transistor mounting
JPH04174547A (ja) 1990-11-07 1992-06-22 Nec Corp 表面実装型電力用半導体装置
JP3109267B2 (ja) 1992-08-07 2000-11-13 富士通株式会社 放熱板付リードフレームとそれを用いた半導体装置
JP2828053B2 (ja) * 1996-08-15 1998-11-25 日本電気株式会社 半導体装置
JPH10125830A (ja) * 1996-10-24 1998-05-15 Hitachi Ltd 高周波モジュールおよびその製造方法
KR20000015941A (ko) * 1997-03-24 2000-03-15 야스카와 히데아키 반도체 장치 및 그 제조 방법
JP3834426B2 (ja) * 1997-09-02 2006-10-18 沖電気工業株式会社 半導体装置
JPH11330283A (ja) * 1998-05-15 1999-11-30 Toshiba Corp 半導体モジュール及び大型半導体モジュール
US6166435A (en) * 1998-12-10 2000-12-26 Industrial Technology Research Institute Flip-chip ball grid array package with a heat slug
JP2001210761A (ja) * 2000-01-24 2001-08-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003318349A (ja) * 2002-04-22 2003-11-07 Nec Corp 半導体装置
US7633158B2 (en) * 2003-09-05 2009-12-15 Rohde & Schwarz Gmbh & Co., Kg Electronic component comprising a cooling surface
JP2005191367A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法
JP4048439B2 (ja) * 2004-03-25 2008-02-20 株式会社デンソー ヒートシンクを有する電子回路装置
US7271479B2 (en) * 2004-11-03 2007-09-18 Broadcom Corporation Flip chip package including a non-planar heat spreader and method of making the same
JP5103731B2 (ja) 2005-12-12 2012-12-19 三菱電機株式会社 モールドパッケージ
JP2009016626A (ja) * 2007-07-06 2009-01-22 Panasonic Corp 半導体モジュール装置および半導体モジュール装置の製造方法ならびにフラットパネル型表示装置，プラズマディスプレイパネル
JP2010131158A (ja) 2008-12-04 2010-06-17 Panasonic Corp 集塵装置
JP2010278113A (ja) * 2009-05-27 2010-12-09 Sumitomo Electric Ind Ltd 通信モジュール

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610799A (en) * 1994-04-21 1997-03-11 Mitsubishi Denki Kabushiki Kaisha Power module device
TW451441B (en) * 1999-12-13 2001-08-21 Fujitsu Ltd Semiconductor device and method of producing the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2005-191367A 2005.07.14 *

Also Published As

Publication number Publication date
CN102280420A (zh) 2011-12-14
KR20110134258A (ko) 2011-12-14
JP2011258701A (ja) 2011-12-22
EP2398302B1 (en) 2014-10-15
US20110298112A1 (en) 2011-12-08
US8604607B2 (en) 2013-12-10
JP5572890B2 (ja) 2014-08-20
EP2398302A1 (en) 2011-12-21

Similar Documents

Publication Publication Date Title
CN102280420B (zh) 半导体模块以及半导体装置
US9917031B2 (en) Semiconductor device, and method for assembling semiconductor device
RU2148873C1 (ru) Гибридная интегральная схема свч-диапазона
US5703399A (en) Semiconductor power module
KR100279196B1 (ko) 폴리머 스터드 그리드 어레이
US8723311B2 (en) Half-bridge electronic device with common heat sink on mounting surface
KR20010071766A (ko) 반도체 소자용 캡슐
US7961470B2 (en) Power amplifier
US9748205B2 (en) Molding type power module
US9666557B2 (en) Small footprint semiconductor package
JP6065839B2 (ja) 半導体装置及びその製造方法
JP2011199161A (ja) 半導体装置
KR100430325B1 (ko) 폴리머스터드그리드어레이
US20230327350A1 (en) Transfer molded power modules and methods of manufacture
US20020121683A1 (en) Encapsulated die package with improved parasitic and thermal performance
KR20200070958A (ko) 반도체 디바이스 패키지
EP4283670A2 (en) Molded power modules
US20230027138A1 (en) Power module
CN218647917U (zh) 一种功率模块
CN218647940U (zh) 一种功率模块
KR102418409B1 (ko) 방열 클립을 구비한 전력 반도체 장치
CN117012743A (zh) 电子器件组件
CN112397496A (zh) 功率模块
KR20140139649A (ko) 일체형 단자 프레임 및 이를 구비하는 전력 모듈
JP2970206B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150121

CF01 Termination of patent right due to non-payment of annual fee