CN102280140A

CN102280140A - 双分离栅快闪存储阵列的编程方法

Info

Publication number: CN102280140A
Application number: CN2010102039525A
Authority: CN
Inventors: 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-06-09
Filing date: 2010-06-09
Publication date: 2011-12-14
Anticipated expiration: 2030-06-09
Also published as: CN102280140B

Abstract

一种双分离栅快闪存储阵列的编程方法，包括：将目标存储单元的中间电极充电至字线电压，将所述目标存储单元的第一存储位对应的控制栅极充电至控制栅编程电压，将其他控制栅极充电至控制栅预编程电压，所述控制栅编程电压大于所述控制栅预编程电压；将所有位线充电至位线预编程电压；在第一位线和第二位线之间形成电流，所述第一位线连接所述第一存储位的位线电极，所述第二位线连接所述目标存储单元的另一存储位的位线电极，并保持共用该位线的相邻列的存储单元连接的另一位线的电压与所述第二位线的电压一致。本发明改善了双分离栅快闪存储阵列的编程质量。

Description

双分离栅快闪存储阵列的编程方法

技术领域

本发明涉及存储器技术领域，尤其涉及一种双分离栅快闪存储阵列的编程方法。

背景技术

快闪存储器(flash memory)作为一种集成电路存储器件，由于其具有电可擦写存储信息的功能，而且断电后存储的信息不会丢失，因此，快闪存储器被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常的，依据栅极结构的不同，快闪存储器分为堆叠栅极快闪存储器及分离栅极快闪存储器两种类型，这两种快闪存储器都需要将存储单元以适合本身操作的阵列进行排布，每一存储单元都用来储存单一位的数据。快闪存储器的存储阵列需要场氧化层或沟槽式绝缘层来分离存储单元，同时，为了提高快闪存储器的擦写效率，需要增大存储单元的面积以得到高电容耦合比，因此，快闪存储器的存储单元的面积较为庞大，无法有效提高存储密度。

为了提高快闪存储器的存储密度，专利号为US5414693的美国专利提供了一种双分离栅结构的快闪存储器。图1为所述双分离栅快闪存储器的一个存储单元的剖面结构示意图，所述存储单元为双分离栅快闪晶体管结构，包括两个对称分布的存储位，其中，第一存储位包括第一位线电极101、第一控制栅极103、第一浮栅105以及所述第一浮栅105下方的第一沟道区107；第二存储位包括第二位线电极109、第二控制栅极111，第二浮栅113以及所述第二浮栅113下方的第二沟道区115；此外，所述双分离栅快闪存储器还包含有位于第一沟道区107及第二沟道区115间的中间沟道区117，以及所述第一控制栅极103、第二控制栅极111与中间沟道区117上的中间电极119。多个上述存储单元成阵列排布形成双分离栅快闪存储阵列，其中，每一存储单元的控制栅极、中间电极和位线电极分别连接于控制栅线、字线和位线，并通过所述控制栅线、字线和位线在存储单元的各个电极上加载不同的驱动电压，实现所述第一存储位与第二存储位的读、写操作。

图2为双分离栅快闪存储阵列的一种结构示意图，所述双分离栅快闪存储阵列包括多个呈阵列排布的存储单元，以及用于选择所述存储单元并提供驱动信号的多条位线、字线以及控制栅线。

所述存储单元为双分离栅快闪晶体管结构，每一存储单元包括两个存储位，第一存储位和第二存储位，以及两个存储位共用的中间电极，每一存储位包括一位线电极和一控制栅极，每一存储单元连接两条相邻的位线，即第一存储位的位线电极和第二存储位的位线电极分别连接于相邻的位线，如存储单元M1中包括第一存储位C1和第二存储位C2，其中第一存储位C1的位线电极P1连接于第一位线BL<k>，第二存储位C2的位线电极P2连接于第二位线BL<k+1>，且相邻两列的存储单元共用一条位线，即第一列的存储单元连接位线1和位线2，第二列的存储单元连接位线2和位线3，第三列的存储单元连接位线3和位线4，如具体到图2，存储单元M0所在列的存储单元与存储单元M1所在列的存储单元共用第一位线BL<k>，存储单元M1所在列的存储单元与存储单元M2所在列的存储单元共用第二位线BL<k+1>。存储单元的控制栅极连接于控制栅线，中间电极连接于字线，同一行的存储单元共用相同的字线和控制栅线。以存储单元M0、M1、M2为例，第一存储位C1的控制栅极连接于控制栅线CG1，第二存储位C2的控制栅极连接于控制栅线CG2，所述第一存储位C1和第二存储位C2共用的中间电极连接于字线WL。

现有技术中，对图1所述的存储单元中的一存储位(以第一存储位为例)的编程过程包括：通过控制栅线和字线在所述第一控制栅极103、第二控制栅极111和中间电极119上施加适当的驱动电压，使得所述第一沟道区107、中间沟道区117和第二沟道区115反型后形成有载流子，即使所述第一位线电极和第二位线电极之间导通；在所述第一位线电极101和第二位线电极109上分别施加不同的驱动电压，使它们之间形成稳定的电势差，使所述第一沟道区107、中间沟道区117和第二沟道区115中形成沟道电流，其中，在对所述第一存储位的编程过程中，由于在所述第一控制栅103上所加的驱动电压较大，一般远大于所述第二控制栅111上所加的驱动电压，因此，载流子流经所述第一沟道区107时发生隧穿，进入所述第一浮栅105中，完成编程过程。

然而，由于所述双分离栅快闪存储器的存储单元中包含有两个存储位，而且相应的存储阵列中存在位线共用的情况，在编程过程中，共用同一位线的存储单元之间会相互干扰，影响编程效果。

发明内容

本发明解决的问题是提供一种双分离栅快闪存储阵列的编程方法，改善编程效果。

为解决上述问题，本发明提供了一种双分离栅快闪存储阵列的编程方法，所述双分离栅快闪存储阵列包括多个阵列排布的存储单元，各存储单元分别包括第一存储位和第二存储位，每列存储单元连接两条相邻的位线，相邻两列存储单元共用同一位线，包括：

将目标存储单元的中间电极充电至字线电压，将所述目标存储单元的第一存储位对应的控制栅极充电至控制栅编程电压，将其他控制栅极充电至控制栅预编程电压，所述控制栅编程电压大于所述控制栅预编程电压；

将所有位线充电至位线预编程电压；

在第一位线和第二位线之间形成电流，所述第一位线连接所述目标存储单元的第一存储位的位线电极，所述第二位线连接所述目标存储单元的第二存储位的位线电极，并保持共用所述第二位线的相邻列的存储单元连接的另一位线与所述第二位线的电压一致。

可选的，所述在第一位线和第二位线之间形成电流包括：将所述第一位线充电至第一位线编程电压，将所述第二位线充电至第二位线编程电压。

可选的，所述第一位线编程电压的电压值为2.5V至8V，所述第二位线编程电压的电压值为0.1V至0.6V。

可选的，所述在第一位线和第二位线之间形成电流包括：将所述第一位线充电至第一位线编程电压，使用编程电流对所述第二位线进行电荷泄放。

可选的，所述第一位线编程电压的电压值为2.5V至8V，所述编程电流的电流值为0.5μA至20μA。

可选的，所述位线预编程电压的电压值的最小值为1V，最大值为所述第一位线编程电压的电压值减1V。

可选的，所述字线电压的电压值为1V至2V。

可选的，所述控制栅编程电压的电压值为5V至9V。

可选的，所述控制栅预编程电压的电压值为2V至6V。

与现有技术相比，本技术具有以下优点：

本技术方案的双分离栅快闪存储阵列的编程方法中，在对目标存储单元中的存储位进行编程时，将与该目标存储单元共用位线的另一列存储单元两端的位线电极的电压保持一致，使其通过的电流为零，避免了对所述目标存储单元的干扰。

另外，本技术方案中采用恒定的编程电流对所述目标存储单元提供电流，进一步改善了编程质量。

附图说明

图1是一种双分离栅快闪存储单元的剖面结构示意图；

图2是一种双分离栅快闪存储阵列的结构示意图；

图3是本发明实施例的双分离栅快闪存储阵列的编程方法的流程示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图和实施例对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

图3是本发明实施例的双分离栅快闪存储阵列的编程方法的流程示意图，本方法用于对所述双分离栅快闪存储阵列中的目标存储单元中的第一存储位进行编程，所述双分离栅快闪存储阵列包括多个阵列排布的存储单元，各存储单元分别包括第一存储位和第二存储位，每列存储单元连接两条相邻的位线，相邻两列存储单元共用同一位线，包括：执行步骤S201，将目标存储单元的中间电极充电至字线电压，将所述目标存储单元的第一存储位对应的控制栅极充电至控制栅编程电压，将其他控制栅极充电至控制栅预编程电压，所述控制栅编程电压大于所述控制栅预编程电压；执行步骤S202，将所有位线充电至位线预编程电压；执行步骤S203，在第一位线和第二位线之间形成电流，所述第一位线连接所述目标存储单元的第一存储位的位线电极，所述第二位线连接所述目标存储单元的第二存储位的位线电极，并保持共用所述第二位线的相邻列的存储单元连接的另一位线的电压与所述第二位线的电压一致。其中，将位线充电至某一电压是指将该位线的电压升高至某一电压。

下面结合图2和图3对本实施例的双分离栅快闪存储阵列的编程方法进行详细说明，本实施例中具体为对图2中所示的目标存储单元，即存储单元M1中的第一存储位C1进行编程。

步骤S201中，将所述目标存储单元的中间电极充电至字线电压，在本实施例中具体为通过字线WL将存储单元M1的中间电极充电至字线电压VWL，所述字线电压VWL的电压值为1V至2V；步骤S201中，将第一存储位C1对应的控制栅极充电至控制栅编程电压，将其他控制栅极充电至控制栅预编程电压，在本实施例中具体为通过控制栅线CG1将所述第一存储位C1的控制栅极充电至控制栅编程电压V1，通过控制栅线CG2将所述第二存储位C2以及所述其他存储单元的控制栅极充电至控制栅预编程电压V2，所述控制栅编程电压V1大于所述控制栅预编程电压V2，在本实施例中，所述控制栅编程电压V1的电压值为5V至9V，所述控制栅预编程电压V2的电压值为2V至6V。

在本实施例中，上述字线和控制栅线的充电过程与现有技术类似，即使用特定电压的电压源将相应的电极充电至适当的电压值，经过步骤S201后，各存储单元中的第一沟道区、第二沟道区和中间沟道区都反型后导通，由于所述第一存储位C1的控制栅极的电压充电至控制栅编程电压V1，较其他存储位的控制栅极的电压(即控制栅预编程电压V2)高，因此，在随后的编程过程中，当所述存储单元M1的位线电极P1和位线电极P2之间有电流流过时，载流子受较高的控制栅编程电压V1产生的电场影响，隧穿进入其浮栅，实现编程写入的操作。在具体的实施例中，对所述字线和控制栅线的充电过程可以通过存储器控制电路中的译码单元来选中相应的存储位后，对其施加以适当的驱动电压。

步骤S202中，将所有位线充电至位线预编程电压，在本实施例中，具体为将各条位线，从位线BL<k-2>至位线BL<k+2>全部充电至位线预编程电压V_ihn，充电过程可以为使用一提供电压值等于所述位线预编程电压V_ihn的电压源对各条位线进行充电。

步骤S203中，在第一位线和第二位线之间形成电流，所述第一位线连接所述目标存储单元的第一存储位的位线电极，所述第二位线连接所述目标存储单元的另一存储位的位线电极，并保持共用所述第二位线的相邻列的存储单元连接的另一位线的电压与所述第二位线的电压一致。在本实施例中具体为，将所述第一存储位C1的位线电极P1连接的第一位线BL<k>充电至第一位线编程电压Vp，使用编程电流Id对所述目标存储单元M1中的另一位线，即所述第二存储位C2的位线电极P2连接的第二位线BL<k+1>进行电荷泄放，并同时保持与所述目标存储单元M1共用第二位线BL<k+1>的相邻列的存储单元(即存储单元M2所在列的存储单元)的两端的位线电极的电压一致，即保持第三位线BL<k+2>的电压与第二位线BL<k+1>的电压一致。需要说明的是，所述对位线进行电荷泄放是指电流流出位线，另外，在一具体实施例中，可以使用电压跟随器如源跟随器(source follower)等对所述第二位线BL<k+1>的电压进行跟随，并将跟随得到的电压施加到所述第三位线BL<k+2>上，使二者的电压保持一致。

所述编程电流Id的电流值为0.5μA至20μA，所述第一位线编程电压Vp的电压值为2.5V至8V，所述位线预编程电压V_ihn的电压值为1V至(Vp-1)V，本实施例中，所述位线编程电压Vp优选为5V，所述位线预编程电压V_ihn优选为2V。

所述编程电流Id由所述位线电极P1流向所述位线电极P2，经位线BL<k+1>后泄放流出，其中，由于所述第一存储位C1的控制栅极被充电至控制栅编程电压V1，因此载流子发生隧穿进入其浮栅内，完成编程过程。

另外，在本技术方案的其他实施例中，在第一位线BL<k>和第二位线BL<k+1>之间形成电流还可以用下述方式实现：将所述第一位线BL<k>充电至第一位线编程电压Vp，将所述第二位线BL<k+1>充电至第二位线编程电压Vd，其中所述第一位线编程电压Vp的电压值为2.5V至8V，所述第二位线编程电压Vd的电压值为0.1V至0.6V。具体可以用相应的电压源对各位线进行充电，将其充电至期望的电压值。

但是一般来说，由于工艺分布的原因，不同的存储单元之间的电学参数不完全相同，如果将存储单元的两位线电极分别充电至第一位线编程电压和第二位线编程电压，以此在两位线电极之间形成电流，会导致不同存储单元的编程过程中，相应的位线电极之间的电流的大小存在偏差，从而降低了各存储单元的编程均一性，影响编程质量。本实施例的技术方案优选使用编程电流Id进行电荷泄放，具体为使用电流源来提供一稳定的编程电流Id，因此可以不受工艺分布的影响，从而改善了存储阵列中各存储单元的编程均一性，改善了编程质量。需要说明的是，本实施例中涉及的相关电压值和电流值是与存储阵列的生产工艺相关的，在具体应用中，可以根据实际生产过程中采用的半导体工艺水平对相关的电压值和电流值进行调整。

本实施例的技术方案中，对与存储单元M1共享第二位线BL<k+1>的相邻列的存储单元，即存储单元M2所在列的存储单元的另一位线(第三位线BL<k+2>)采用第二位线BL<k+1>电压的源跟随器进行电压跟随，使得存储单元M2以及与其同列的其他存储单元的两个位线电极的电压相等，因此其中没有电流通过，从而避免了对存储单元M1中通过的电流的干扰，保证了编程质量。

综上，上述技术方案提供的双分离栅快闪存储阵列的编程方法中，在对目标存储单元中的第一存储位进行编程时，将与该目标存储单元共用位线的另一列存储单元两端的位线电极的电压保持一致，使其通过的电流为零，避免了对所述目标存储单元的干扰。

另外，上述技术方案中采用恒定的编程电流对所述目标存储单元提供电流，提高了各存储单元的编程均一性，进一步改善了编程质量。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种双分离栅快闪存储阵列的编程方法，所述双分离栅快闪存储阵列包括多个阵列排布的存储单元，各存储单元分别包括第一存储位和第二存储位，每列存储单元连接两条相邻的位线，相邻两列存储单元共用同一位线，其特征在于，包括：

将所有位线充电至位线预编程电压；

在第一位线和第二位线之间形成电流，所述第一位线连接所述目标存储单元的第一存储位的位线电极，所述第二位线连接所述目标存储单元的第二存储位的位线电极，并保持共用所述第二位线的相邻列的存储单元连接的另一位线的电压与所述第二位线的电压一致。

2.根据权利要求1所述的双分离栅快闪存储阵列的编程方法，其特征在于，所述在第一位线和第二位线之间形成电流包括：将所述第一位线充电至第一位线编程电压，将所述第二位线充电至第二位线编程电压。

3.根据权利要求2所述的双分离栅快闪存储阵列的编程方法，其特征在于，所述第一位线编程电压的电压值为2.5V至8V，所述第二位线编程电压的电压值为0.1V至0.6V。

4.根据权利要求1所述的双分离栅快闪存储阵列的编程方法，其特征在于，所述在第一位线和第二位线之间形成电流包括：将所述第一位线充电至第一位线编程电压，使用编程电流对所述第二位线进行电荷泄放。

5.根据权利要求4所述的双分离栅快闪存储阵列的编程方法，其特征在于，所述第一位线编程电压的电压值为2.5V至8V，所述编程电流的电流值为0.5μA至20μA。

6.根据权利要求3或5所述的双分离栅快闪存储阵列的编程方法，其特征在于，所述位线预编程电压的电压值的最小值为1V，最大值为所述第一位线编程电压的电压值减1V。

7.根据权利要求1所述的双分离栅快闪存储阵列的编程方法，其特征在于，所述字线电压的电压值为1V至2V。

8.根据权利要求1所述的双分离栅快闪存储阵列的编程方法，其特征在于，所述控制栅编程电压的电压值为5V至9V。

9.根据权利要求1或8所述的双分离栅快闪存储阵列的编程方法，其特征在于，所述控制栅预编程电压的电压值为2V至6V。