CN102237341A - 静电放电保护元件及其制作方法 - Google Patents

Abstract

本发明揭露一种静电放电保护元件及其制作方法。静电放电保护元件主要包含一第一晶体管、一第二晶体管以及一静电放电钳制电路。第一晶体管具有一电连接一晶片的一输入/输出脚位的第一漏极、一电连接该晶片的一第一电压输入脚位的第一源极以及一第一栅极，其中第一漏极为一内缩漏极。第二晶体管具有一电连接该输入/输出脚位的第二漏极、一电连接晶片的一第二电压输入脚位的第二源极以及一第二栅极。静电放电钳制电路电连接该第一电压输入脚位与该第二电压输入脚位。本发明所述静电放电保护元件及其制作方法，能够使静电放电电流流经漏极时流入高压P型/N型阱中而不至集中在表面沟道区域。

Description

静电放电保护元件及其制作方法

技术领域

本发明关于一种静电放电保护元件，尤指一种在漏极端具有内缩掺杂区的静电放电保护元件。

背景技术

静电放电(Electrostatic Discharge，ESD)是造成大多数的电子元件或电子系统受到过度电性应力(Electrical Overstress，EOS)破坏的主要因素，使得电子元件或电子系统暂时性失效或造成永久性的毁坏。这种非预期电性应力破坏会导致电子元件受到伤害，影响集成电路(Integrated Circuits，IC)的电路功能而使得电子产品工作异常。

静电放电破坏的产生，可能肇因于许多因素，而且往往很难避免。例如电子元件或系统在制造、组装、测试、存放等过程中，静电会累积在人体、仪器、储放设备等之中，甚至在电子元件本身也会累积静电，而人们在不知情的情况下，使这些物体相互接触，因而形了一条放电路径，使得电子元件或系统遭到静电放电的肆虐。

搭载ESD防护电路的目的是为使集成电路较不易受静电放电破坏。  目前半导体集成电路以互补式金属氧化物半导体(CMOS)技术为主，ESD对于精密半导体晶片会造成各种损伤，例如穿透元件内部薄的绝缘层或是损毁MOSFET和CMOS元件的栅极。因此，若半导体晶片中有适当的ESD防护处理，便可以在静电破坏性放电的状况下正常运行。反之，缺乏ESD防护的元件，就极有可能在遭受严重的ESD损害后，不能正常运行；或是，使得元件遭受部分损坏，含有潜在的缺陷，却又不能短时间内不易发觉，但是结果是导致元件过早失效。

在传统的静电放电保护电路架构中，源极或漏极端中所设置的掺杂区通常是直接接触周围的场氧化层(field oxide)，因此在进行静电放电测试，例如电流由漏极端通过栅极下方的沟道区而到达源极端的时候，所测试的电流容易集中在元件的表面沟道区域并烧毁整个元件。

因此，如何改良目前的静电放电保护电路架构并提供一种具有较佳稳定性且可安全释放静电放电电流的保护元件即为现今一重要课题。

发明内容

因此，本发明揭露一种静电放电保护元件，以解决上述已知架构无法有效释放电流并烧毁整个元件的问题。

本发明揭露一种静电放电保护元件。静电放电保护元件主要包含一第一晶体管、一第二晶体管以及一静电放电钳制电路。第一晶体管具有一电连接一晶片的一输入/输出脚位的第一漏极，一电连接该晶片的一第一电压输入脚位的第一源极以及一第一栅极，其中第一漏极为一内缩漏极。第二晶体管具有一电连接该输入/输出脚位的第二漏极、一电连接晶片的一第二电压输入脚位的第二源极以及一第二栅极。静电放电钳制电路电连接该第一电压输入脚位以及该第二电压输入脚位。

本发明所述的静电放电保护元件，该第一源极包含一第一掺杂区与一设于该第一掺杂区中的第二掺杂区，该第一漏极包含一第三掺杂区与一设于该第三掺杂区中的第四掺杂区。

本发明所述的静电放电保护元件，另包含一薄氧化层设于环绕该第四掺杂区周围的该第三掺杂区所暴露出的表面。

本发明所述的静电放电保护元件，另包含多个场氧化层设于该第一栅极、该第一掺杂区以及该第三掺杂区之间。

本发明所述的静电放电保护元件，该第一漏极的该第四掺杂区为一内缩掺杂区，且该第四掺杂区不接触所述场氧化层。

本发明所述的静电放电保护元件，该第一源极的该第二掺杂区接触所述场氧化层。

本发明所述的静电放电保护元件，该第一掺杂区及该第三掺杂区各为一N型渐进区(n-grade)，且该第二掺杂区及该第四掺杂区各为一N+掺杂区。

本发明所述的静电放电保护元件，该第一掺杂区及该第三掺杂区各为一P型渐进区(p-grade)，且该第二掺杂区及该第四掺杂区各为一P+掺杂区。

本发明所述的静电放电保护元件，该静电放电钳制电路包含一第三晶体管电连接该第一电压输入脚位与该第二电压输入脚位。

本发明亦揭露另一种静电放电保护元件，包含一第一晶体管与一第二晶体管。其中第一晶体管另包含：一第一源极、一第一漏极及一第一栅极，该第一源极电连接一晶片的一第一电压输入脚位，该第一源极另包含一第一掺杂区与一设于该第二掺杂区中的第二掺杂区；该第一漏极电连接该晶片的一输入/输出脚位，该第一漏极另包含一第三掺杂区与一设于该第三掺杂区中的第四掺杂区，且该第四掺杂区为一内缩掺杂区。第二晶体管则具有一电连接该输入/输出脚位的第二漏极，一电连接该晶片的一第二电压输入脚位的第二源极以及一第二栅极。静电放电保护元件另包含一静电放电钳制电路，该静电放电钳制电路电连接第一电压输入脚位与第二电压输入脚位。

本发明另提供一种制作静电放电保护元件的方法，包括：提供一半导体基底；形成一栅极于该半导体基底上；以及形成一源极于该栅极一侧的该半导体基底中，该源极电连接一晶片的一电压输入脚位，并形成一漏极于该栅极另一侧的该半导体基底中，该漏极电连接该晶片的一输入/输出脚位，该源极包含一第一掺杂区与一设于该第一掺杂区中的第二掺杂区，该漏极包含一第三掺杂区与一设于该第三掺杂区中的第四掺杂区，且该第四掺杂区为一内缩掺杂区。

本发明所述的制作静电放电保护元件的方法，另包含形成一薄氧化层于环绕该第四掺杂区周围的该第三掺杂区所暴露出的表面。

本发明所述的制作静电放电保护元件的方法，另包含形成多个场氧化层于该栅极、该第一掺杂区以及该第三掺杂区之间。

本发明所述的制作静电放电保护元件的方法，该漏极的该第四掺杂区不接触所述场氧化层。

本发明所述的制作静电放电保护元件的方法，另包含形成一离子阱于该半导体基底中，且该第一掺杂区、第二掺杂区、第三掺杂区及该第四掺杂区均设于该离子阱中。

本发明所述的制作静电放电保护元件的方法，该源极的该第二掺杂区接触所述场氧化层。

本发明所述的制作静电放电保护元件的方法，该第一掺杂区及该第三掺杂区各为一N型渐进区(n-grade)，且该第二掺杂区及该第四掺杂区各为一N+掺杂区。

本发明所述的制作静电放电保护元件的方法，该第一掺杂区及该第三掺杂区各为一P型渐进区(p-grade)，且该第二掺杂区及该第四掺杂区各为一P+掺杂区。

本发明所述静电放电保护元件及其制作方法，能够使静电放电电流流经漏极时流入高压P型/N型阱中而不至集中在表面沟道区域。

附图说明

图1为本发明较佳实施例的一高压N型金属氧化物半导体(NMOS)晶体管的静电放电防护架构图。

图2为图1中NMOS晶体管的布局示意图。

图3为本发明较佳实施例的一静电放电保护元件的电路示意图。

具体实施方式

请同时参照图1及图2，图1为本发明较佳实施例的一高压N型金属氧化物半导体(NMOS)晶体管40的静电放电防护架构图，图2则为图1中NMOS晶体管40的布局示意图。以下搭配上述图1与图2中形成高压NMOS晶体管40的步骤来进行说明。首先提供一半导体基底20，例如一硅基底。然后以P型离子注入制程于半导体基底20中形成一P型阱10，例如一高压P型阱，并接着进行一轻掺杂离子注入，利用一图案化光致抗蚀剂层(图未示)当作遮罩将N型掺质注入半导体基底20中以形成多个N型漂移区(n-drifts)15。随后进行一隔离制程与场氧化层(field oxide)制程，以于P型阱10表面形成多个由氧化硅所构成的场氧化层12与一P型隔离结构23。

接着利用一图案化光致抗蚀剂层(图未示)当作遮罩于场氧化层12之间的P型阱10中分别形成一N型渐进区(N-grade)16。然后于半导体基底20表面依序沉积一厚度约850埃至900埃的氧化层(图未示)与一厚度约1000埃至2000埃的多晶硅层(图未示)，并对氧化层与多晶硅层进行一光刻及蚀刻制程，以形成一图案化的栅极氧化层(gate oxide)14及设于其上的栅极13。

接着进行一重掺杂离子注入，利用一图案化光致抗蚀剂层(图未示)当作遮罩将N型掺质注入场氧化层12之间的N型渐进区16中，以形成多个N+掺杂区11。其中，栅极13两侧半导体基底20中的N型渐进区16与N+掺杂区11即分别构成本发明NMOS晶体管40的源极42与漏极44。随后进行一氧化制程，以于漏极44端N+掺杂区11周围的N型渐进区16表面形成一厚度约150埃至220埃的薄氧化层(thin oxide)17。

值得注意的是，本发明较佳于上述进行重掺杂离子注入时选择性调整图案化光致抗蚀剂层所覆盖的区域，例如以图案化光致抗蚀剂层遮盖不欲注入N型掺质的区域时同时盖住漏极44端N型渐进区16表面的部分区域。然后以图案化光致抗蚀剂层当作遮罩进行上述重掺杂离子注入，以于源极42端的N型渐进区16中形成一接触两侧场氧化层12的N+掺杂区11，并同时在漏极44端的N型渐进区16中形成一相对内缩的N+掺杂区11。漏极44端的N型渐进区16中的N+掺杂区11并不实质接触环设于漏极44周围的场氧化层12。也就是说，经过上述制程形成的漏极44由N型渐进区16及形成于N型渐进区16中的N+掺杂区11构成，且N+掺杂区11不接触漏极44周围的场氧化层12，具有上述结构的漏极44称为内缩漏极，而上述N+掺杂区11称为内缩掺杂区。在本实施例中，内缩N+掺杂区11与两侧场氧化层12之间具有一距离且较佳暴露出未具有任何N型掺质的薄氧化层17。随后可利用另一图案化光致抗蚀剂层于P型隔离结构23上形成一环绕NMOS晶体管40的P+掺杂区28。

然后覆盖一由氧化物或氮化物所构成的层间介电层(图未示)于NMOS晶体管40上，并进行一接触插塞制程，以于层间介电层中形成多个连接源极42与漏极44的接触插塞29。在本实施例中，连接源极42端的接触插塞29较佳电连接一输入/输出脚位，而源极42端的接触插塞29则电连接至一电压输入/输出脚位18，例如耦接一Vss低电压输入/输出脚位。

依据上述制程本发明另揭露一种NMOS晶体管40的静电放电保护结构。如图1所示，本发明的NMOS晶体管40主要包含一半导体基底20、一P型阱10设于半导体基底20中、一栅极氧化层14设于半导体基底20上、一栅极13设于栅极氧化层14上、一源极42设于栅极13一侧的半导体基底20中、一漏极44设于栅极13另一侧的半导体基底20中以及多个场氧化层12设于栅极13、源极42与漏极44之间。

在本实施例中，源极42与漏极44各由一N型渐进区16与一N+掺杂区11所构成，且各N+掺杂区11分别设于各N型渐进区16内。其中，源极42电连接一晶片的一电压输入脚位，且源极42的N+掺杂区11较佳接触设于N型渐进区16周围的场氧化层12。而漏极44则电连接晶片的一输入/输出脚位18，且漏极44的N+掺杂区11较佳不接触周围的场氧化层12而形成一内缩的掺杂区。换句话说，漏极44端的N+掺杂区11与周围场氧化层12之间较佳具有一距离且暴露出半导体基底20表面的薄氧化层17。

依据本实施例所揭露的结构，本发明主要通过N+掺杂区11的内缩来提升漏极44端在半导体基底20表面的电阻值19，使静电放电电流流经漏极44端的时候较佳流入P型阱10而不至集中在沟道表面区域。如此即可避免静电放电的电流毁损整个元件，并可使功率消耗元件所产生的热能得以均匀的分布整个元件。

另外需注意的是，本实施例所揭露的静电保护元件结构虽以NMOS晶体管来实现，但不局限于此，又可依据上述制程步骤调整所需的掺质来制作出同样具有内缩漏极的PMOS晶体管，即，在一实施例中，源极与漏极可分别由一P型渐进区与一P+掺杂区所构成，且各P+掺杂区分别设于相应的P型渐进区内，类似地，可形成相应的内缩漏极及内缩掺杂区。此设计也属本发明所涵盖的范围。

请参照图3，图3为本发明较佳实施例的一静电放电保护元件的电路示意图。如图中所示，静电放电保护元件主要包括一PMOS晶体管46、一NMOS晶体管40以及一静电放电钳制电路(ESD clamping circuit)48。PMOS晶体管46的漏极电连接晶片的一输入/输出脚位18，且其源极电连接晶片的高电压输入脚位，例如一高电压源VCC。NMOS晶体管40的漏极电连接于输入/输出脚位18、且其源极电连接晶片的低电压输入脚位，例如一低电压源35。静电放电钳制电路48设于PMOS晶体管46与NMOS晶体管40之间并连接高电压源VCC与低电压源35。静电放电钳制电路48包括一晶体管34。晶体管34电连接于高电压VCC与低电压源35之间，且晶体管34的尺寸可设计成远大于PMOS晶体管46的尺寸或远大于NMOS晶体管40的尺寸。

如图3所示，在进行PS模式静电耐压测试时，电流主要路径包含路径36与路径37，且一般以高压NMOS晶体管40为输入或输出脚位时，可能会因为尺寸较小而被静电放电的电流损毁。本发明应用图1所揭露的NMOS晶体管结构在测PS模式静电耐压测试时，可通过NMOS晶体管在漏极端所形成的内缩N+掺杂区于半导体基底表面提供较高的阻值，使静电放电电流流入高压P型阱中而不至集中在表面沟道区域。换句话说，本发明可通过N+掺杂区的内缩来提升N型渐进区的整体面积，且由于N型渐进区具有较淡的浓度，故可在不影响NMOS晶体管的特性下提升漏极端的阻值。另外，由于NMOS晶体管40于路径36所产生的阻值不易导通，本发明较佳让静电放电测试时行进安排好的路径37。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中的符号简单说明如下：

10：P型阱            11：N+掺杂区

12：场氧化层         13：栅极

14：栅极氧化层       15：N型漂移区

16：N型渐进区        17：薄氧化层

18：输入/输出脚位    19：电阻值

20：半导体基底       23：P型隔离结构

28：P+掺杂区         29：接触插塞

34：晶体管           35：低电压源

36：路径             37：路径

40：NMOS晶体管       42：源极

44：漏极             46：PMOS晶体管

48：静电放电钳制电路。

Claims (10)

1.一种静电放电保护元件，其特征在于，包含：

一第一晶体管，具有一电连接一晶片的一输入/输出脚位的第一漏极，一电连接该晶片的一第一电压输入脚位的第一源极以及一第一栅极，其中该第一漏极为一内缩漏极；

一第二晶体管，具有一电连接该输入/输出脚位的第二漏极，一电连接该晶片的一第二电压输入脚位的第二源极以及一第二栅极；以及

一静电放电钳制电路，电连接该第一电压输入脚位与该第二电压输入脚位。

2.根据权利要求1所述的静电放电保护元件，其特征在于，该第一源极包含一第一掺杂区与一设于该第一掺杂区中的第二掺杂区，该第一漏极包含一第三掺杂区与一设于该第三掺杂区中的第四掺杂区。

3.根据权利要求2所述的静电放电保护元件，其特征在于，另包含一薄氧化层，该薄氧化层设于环绕该第四掺杂区周围的该第三掺杂区所暴露出的表面。

4.根据权利要求2所述的静电放电保护元件，其特征在于，另包含多个场氧化层，所述场氧化层设于该第一栅极、该第一掺杂区以及该第三掺杂区之间。

5.根据权利要求4所述的静电放电保护元件，其特征在于，该第一漏极的该第四掺杂区为一内缩掺杂区，且该第四掺杂区不接触所述场氧化层。

6.一种制作静电放电保护元件的方法，其特征在于，包含：

提供一半导体基底；

形成一栅极于该半导体基底上；以及

形成一源极于该栅极一侧的该半导体基底中，该源极电连接一晶片的一电压输入脚位，并形成一漏极于该栅极另一侧的该半导体基底中，该漏极电连接该晶片的一输入/输出脚位，该源极包含一第一掺杂区与一设于该第一掺杂区中的第二掺杂区，该漏极包含一第三掺杂区与一设于该第三掺杂区中的第四掺杂区，且该第四掺杂区为一内缩掺杂区。

7.根据权利要求6所述的制作静电放电保护元件的方法，其特征在于，另包含形成一薄氧化层于环绕该第四掺杂区周围的该第三掺杂区所暴露出的表面。

8.根据权利要求6所述的制作静电放电保护元件的方法，其特征在于，另包含形成多个场氧化层于该栅极、该第一掺杂区以及该第三掺杂区之间。

9.根据权利要求8所述的制作静电放电保护元件的方法，其特征在于，该漏极的该第四掺杂区不接触所述场氧化层。

10.根据权利要求6所述的制作静电放电保护元件的方法，其特征在于，另包含形成一离子阱于该半导体基底中，且该第一掺杂区、第二掺杂区、第三掺杂区及该第四掺杂区均设于该离子阱中。

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