CN102208354B - 四方平面无导脚半导体封装件及其制造方法 - Google Patents

四方平面无导脚半导体封装件及其制造方法 Download PDF

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Abstract

本发明涉及一种四方平面无导脚半导体封装件及其制造方法。本发明提供了一种四方平面无导脚半导体封装件，包括：芯片座；多个设于该芯片座周围的电性连接垫；接置在该芯片座上的芯片；多条焊线；封装胶体，包覆该芯片座、电性连接垫、芯片及该多条焊线，但外露出该芯片座和电性连接垫的底面；表面层，形成于该芯片座和电性连接垫的底面上；介电层，形成于该封装胶体及表面层底面，且该介电层具有多个外露出该表面层的开口，其中，该表面层与介电层的接合度较佳，可防止焊料在回焊时渗入芯片座及电性连接垫与介电层的界面的焊料突出缺陷，进而提升产品良率。本发明还提供一种四方平面无导脚半导体封装件的制造方法。

Description

四方平面无导脚半导体封装件及其制造方法
技术领域
本发明涉及一种四方平面无导脚半导体封装件，尤指一种能防止焊料突出(solder extrusion)的四方平面无导脚半导体封装件及其制造方法。 
背景技术
四方平面无导脚半导体封装件为一种使芯片座和接脚底面外露于封装胶体底部表面的封装单元，一般采用表面耦接技术将封装单元耦接至印刷电路板上，由此形成一特定功能的电路模块。在表面耦接程序中，四方平面无导脚半导体封装件的芯片座和接脚直接焊接至印刷电路板上。 
举例而言，第6,238,952、6,261,864和6,306,685号美国专利揭露一种现有四方平面无导脚半导体封装件，以下配合图8，说明现有四方平面无导脚半导体封装件及其制造方法。 
现有四方平面无导脚半导体封装件8，包括以下构件：导线架81，具有芯片座811和多个接脚813；芯片83，接置于该芯片座811上；多条焊线84，分别电性连接该芯片83和该多个接脚813；以及封装胶体85，包覆该芯片83、该多条焊线84和该导线架81，但该导线架81的芯片座811和多个接脚813凸伸于该封装胶体85外，其原因在于此类四方平面无导脚半导体封装件8的芯片座811和接脚813是由金属载体直接蚀刻形成得到，虽然可以增加I/O数量，但该制造方法仅能提供较多的接脚数目，而无法形成复杂的导电迹线。 
如图9A至图9C’所示，第5830800和6635957号美国专利则揭露另一种四方平面无导脚半导体封装件及其制造方法。首先在金属载体90上电镀形成多个接脚913，接脚913具有金/钯/镍/钯或钯/镍/金的金属层。接着，依序在接脚913上接置芯片93；以焊线94电性连接芯片93与接脚913及形成封装胶体95，之后在移除载体90后，在封装胶体95底面形成介电层96且该介电层96具有多个开口961，最后在该开口961中的接脚913上布植焊球97。然而，因焊球97在金层或钯层上的湿润能力(wetting ability)较佳，但介电层96与金层或钯层的接合度较差，焊料容易渗入金层和介电层96的界面，产生焊料突出(solder extrusion)962的缺陷现象，使得焊球无法形成，甚至造成相邻焊球连接的电性短路问题。不但影响后续的表面耦接(SMT)制造过程，增加制造方法时间及成本，亦降低产品良率。 
因此，如何解决上述焊料突出问题，提升I/O数目，兼顾导电迹线的形成、产品良率及制造方法时间，并开发新颖的四方平面无导脚半导体封装件及其制造方法，实为目前亟欲解决的课题。 
发明内容
鉴于以上所述背景技术的缺点，本发明提供一种四方平面无导脚半导体封装件的制造方法，包括：提供一铜载体，该铜载体上形成芯片座及多个设于该芯片座周围的电性连接垫(I/O connection)；对该铜载体、芯片座及电性连接垫施加能量，从而使铜原子迁移及扩散至该芯片座及电性连接垫的底部，以形成表面层；在该芯片座顶面上接置芯片；再以焊线电性连接该芯片与各该电性连接垫；接着在该铜载体上形成封装胶体，以包覆该芯片座、电性连接垫、芯片及焊线；之后移除该铜载体，以露出该表面层；以及在该封装胶体、芯片座及电性连接垫底面形成介电层(dielectric layer)，且该介电层具有多个开口，外露出该表面层。 
另一方面，根据前述制造方法，本发明还提供一种四方平面无导脚半导体封装件，包括：芯片座；多个设于该芯片座周围的电性连接垫；接置在该芯片座顶面上的芯片；多条焊线，分别电性连接该芯片和该多个电性连接垫；封装胶体，包覆该芯片座、电性连接垫、芯片及该多条焊线，但外露出该芯片座和电性连接垫的底部；表面层，形成于该芯片座和电性连接垫的底部上；介电层，形成于该封装胶体及表面层底面，且该介电层具有多个外露出该表面层的开口。 
由上可知，本发明是在载体上形成芯片座和电性连接垫的方式，亦可满足设置导电迹线及提升I/O数目的需求。又，本发明的四方平面无导脚半导体封装件及其制造方法，是通过施加能量使载体上的金属原子迁移及扩散至芯片座和电性连接垫底部，以形成表面层，由于该表面层与介电层的接合度较佳，可防止焊料在回焊时渗入芯片座及电性连接垫与介电层的界面的焊料突出缺陷，进而提升产品良率。此外，本发明在制作封装件过程中通过施加能量的方式形成具有铜原子的表面层，无须使用程序繁复且耗费成本的电镀或溅镀，具有缩短制造方法时间及降低成本的优点。 
附图说明
图1至图6是本发明的四方平面无导脚半导体封装件的制造方法的示意图，其中，图1A为图1B虚线1A-1A的剖视图，图2B为图2A的局部放大图，图2C为本发明形成有金属间化合物层的芯片座及电性连接垫仰视图，图2D为具有遮蔽图案的载体俯视图； 
图7为本发明另一四方平面无导脚封装件的剖面示意图； 
图8是显示现有四方平面无导脚半导体封装件的示意图；以及 
图9A至图9C’是显示另一现有四方平面无导脚半导体封装件及其制造方法的示意图，其中，图9C’是图9C的局部放大图。 
【主要元件符号说明】 
10            铜载体 
90            载体 
101           遮蔽图案 
111、811      芯片座 
113           电性连接垫 
1131          导电迹线 
12            表面层 
13、83、93    芯片 
14、84、94    焊线 
15、85、95    封装胶体 
16、96        介电层 
161、961      开口 
17、97        焊球 
6、7、8、9    四方平面无导脚半导体封装件 
81            导线架 
813、913      接脚 
962           焊料突出 
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，所属技术领域普通技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。 
请参阅图1至图6，为本发明的四方平面无导脚半导体封装件及其制造方法的示意图。 
如图1A及图1B所示，提供一铜载体10，以在该铜载体10上形成芯片座111及多个设于该芯片座111周围的电性连接垫113或输入/输出连接点(I/O connection)，且较佳地，如图1B所示，至少部分该电性连接垫113延伸有导电迹线1131。该芯片座111及电性连接垫113可通过电镀方式形成，且该芯片座111及电性连接垫113可为金/钯/镍  /钯、金/镍/铜/镍/银、金/镍/铜/银、钯/镍/钯、金/镍/金或钯/镍/金等的多层金属其中之一所构成。且较佳地，该金层或钯层位于芯片座111及电性连接垫113的底部(指芯片座111以及电性连接垫113接触该铜载体10的部位)。 
再参阅图2A，对该铜载体10、芯片座111及电性连接垫113施加如热能的能量，从而使铜原子迁移及扩散至该芯片座111及电性连接垫113的底部，以在该芯片座111及电性连接垫113的底部的金层或钯层中形成具有铜原子的表面层12。在此必须说明的是部分芯片座111及电性连接垫113底部的金层或钯层的原子亦可能向铜载体10迁移。如图2B所示，以金/钯/镍/钯的多层金属所构成的芯片座111及电性连接垫113为例，因铜原子的迁移及扩散，故会在部分金层的底部形成表面层12，且该芯片座111及电性连接垫113底部的金或钯原子亦可能迁移及扩散至铜载体10，故与芯片座111和电性连接垫113底部接触的载体10部分亦可形成表面层12。其他适合施加的能量还包括电能、光能、磁能或离子束的能量。 
此外，该表面层12可遮覆住该芯片座111及电性连接垫113的全部或部分底部。例如，如图2C所示的芯片座及电性连接垫仰视图，显示芯片座111和电性连接垫113底部为金层的实施例，该表面层12遮覆住该芯片座111及电性连接垫113的金层的部分表面。 
如图2D所示载体俯视图，为得到此实施例，可在形成芯片座111和电性连接垫113之前，在该铜载体10上预定的芯片座111和电性连接垫113处及对应后续形成的介电层开口位置设有遮蔽图案101，以遮覆住该铜载体10的部分铜表面，从而在施加能量时避免铜原子迁移至遮蔽区域。 
参阅图3，在该芯片座111顶面上接置芯片13，接着以焊线14电性连接该芯片13与各个该电性连接垫113，之后再在该铜载体10上形成封装胶体15，以包覆该芯片座111、电性连接垫113、芯片13及焊线14。 
又参阅图4，可采用蚀刻的方式移除该铜载体10，以露出该表面层12。由于表面层12与铜载体10的被蚀刻速率不同，因此，该表面层12可露出于该封装胶体15底面。 
如图5所示，在该封装胶体15及芯片座111、电性连接垫113及导电迹线1131底面形成介电层16，且该介电层16具有多个开口161，外露出该表面层12，其中，表面层12使该芯片座111及电性连接垫113的底部不与介电层16接触。 
如图6所示，可还包括在该开口161中形成焊球17，并切割该封装胶体以得到个别的四方平面无导脚半导体封装件6。 
本发明还提供一种四方平面无导脚半导体封装件6，包括芯片座111、多个电性连接垫113、芯片13、多条焊线14、封装胶体15、表面层12及介电层16。 
在一实施例中，本发明的四方平面无导脚半导体封装件还可包括多个焊球17，形成于该开口161中。 
所述多个电性连接垫113设于该芯片座111周围，且较佳地，至少部分该电性连接垫113延伸有导电迹线1131，而该芯片座111和多个电性连接垫113可包括选自金、钯、银、铜及镍所组成群组的一种或多种材质，例如，金/钯/镍/钯层依序组成或金/镍/铜/镍/银、金/镍/铜/银、钯/镍/钯、金/镍/金或钯/镍/金的多层金属其中之一所构成。且较佳地，金层或钯层是该芯片座111及电性连接垫113的底部。     
该芯片13接置在该芯片座111顶面上；多条焊线14分别电性连接该芯片13和该多个电性连接垫113；该封装胶体15包覆该芯片座111、电性连接垫113、芯片13及该多条焊线14，但外露出该芯片座111和电性连接垫113的底部。 
该表面层12形成于该芯片座111和电性连接垫113的底部上，该表面层12因金属原子的迁移及扩散而形成，使得芯片座111和电性连接垫113部分底部形成表面层12。且因制作封装件时，与芯片座111和电性连接垫113底部接触的铜载体10部分亦可形成表面层12，因此，该表面层12外露出于该封装胶体15底面。而介电层16形成于该封装胶体15及表面层12底面，且该介电层16具有多个外露出该表面层12的开口161。 
在另一实施例中，该表面层12可遮覆住该芯片座111及电性连接垫113的全部或部分底部。例如，如图2C所示的仰视图，显示芯片座111和电性连接垫113底部为金层的实施例，该表面层12遮覆住该芯片座111及电性连接垫113的金层的部分表面。而较佳的实施例则为，该表面层12形成于介电层16覆盖芯片座111和电性连接垫113的区域，而未被表面层12遮蔽的部分则可对应介电层16的开口。换言之，所形成的表面层12使该芯片座111及电性连接垫113的底面不与该介电层16接触。 
参阅图7，显示本发明另一四方平面无导脚半导体封装件7，此实施例的半导体封装件与前述者大致相同，其差异主要在于该表面层12遮覆住该芯片座111及电性连接垫113的部分底面，且该芯片座111及电性连接垫113底部、表面层12及介电层16形成阶梯状结构。在此实施例中，该阶梯状结构提供较强韧的焊球接合强度，且同时避免焊料渗入芯片座及电性连接垫与介电层的界面，产生焊料突出的缺陷。 
综上所述，本发明提供一种新颖的四方平面无导脚半导体封装件及其制造方法，通过金属原子的迁移及扩散以在芯片座及电性连接垫底部形成表面层，该表面层与介电层的接合度较佳，可防止焊料在回 焊时渗入芯片座及电性连接垫与介电层的界面的焊料突出缺陷，进而提升产品良率。此外，本发明是在制作封装件过程通过施加能量的方式形成表面层，无须使用程序繁复且耗费成本的电镀或溅镀，具有缩短制造方法时间及降低成本的优点。 
以上所述的具体实施例，仅用以例释本发明的特点及功效，而不用以限定本发明的可实施范畴，在未脱离本发明上述的精神与技术范畴下，任何运用本发明所揭示内容而完成的等效改变及修饰，均仍应为权利要求所涵盖。 

Claims (15)

1.一种四方平面无导脚半导体封装件的制造方法，包括：
提供铜载体，该铜载体上形成芯片座及多个设于该芯片座周围的电性连接垫；
对该铜载体、芯片座及电性连接垫施加能量，从而使铜原子迁移及扩散至该芯片座及电性连接垫的底部，以形成表面层；
在该芯片座顶面上接置芯片；
以焊线电性连接该芯片与各个该电性连接垫；
在该铜载体上形成封装胶体，以包覆该芯片座、电性连接垫、芯片及焊线；
移除该铜载体，以露出该表面层；以及
在该封装胶体、芯片座及电性连接垫底面形成介电层，且该介电层具有多个开口，外露出该表面层。
2.根据权利要求1所述的四方平面无导脚半导体封装件的制造方法，还包括多个经由各个该开口与该外露的表面层电性连接的焊球。
3.根据权利要求1所述的四方平面无导脚半导体封装件的制造方法，其中，该芯片座及该电性连结垫的底面是由金层或钯层所构成。
4.根据权利要求1所述的四方平面无导脚半导体封装件的制造方法，其中，至少部分该电性连接垫延伸有导电迹线。
5.根据权利要求1所述的四方平面无导脚半导体封装件的制造方法，其中，该表面层遮覆住该芯片座及电性连接垫的全部或部分底部。
6.根据权利要求1所述的四方平面无导脚半导体封装件的制造方法，其中，所形成的表面层使该芯片座及电性连接垫的底部不与该介电层接触。
7.根据权利要求1所述的四方平面无导脚半导体封装件的制造方法，其中，该能量为热能、电能、光能、磁能或离子束的能量。
8.根据权利要求1所述的四方平面无导脚半导体封装件的制造方法，其中，该铜载体上对应该开口位置具有遮蔽图案，以遮覆住该铜载体的部分铜表面。
9.一种四方平面无导脚半导体封装件，包括：
芯片座；
多个设于该芯片座周围的电性连接垫；
芯片，接置在该芯片座顶面上；
多条焊线，分别电性连接该芯片与和该多个电性连接垫；
封装胶体，包覆该芯片座、电性连接垫、芯片及该些焊线，但外露出该芯片座和电性连接垫的底部；
表面层，形成在该芯片座和电性连接垫的底部上，该表面层凸出于该封装胶体底面；以及
介电层，形成于该封装胶体及表面层底面，且该介电层具有多个外露出该表面层的开口，所形成的表面层使该芯片座及电性连接垫不与该介电层接触。
10.根据权利要求9所述的四方平面无导脚半导体封装件，还包括多个经由各个该开口与该外露的表面层电性连接的焊球。
11.根据权利要求9所述的四方平面无导脚半导体封装件，其中，该芯片座及该电性连结垫的底面是由金层或钯层所构成。
12.根据权利要求9所述的四方平面无导脚半导体封装件，其中，至少部分该电性连接垫延伸有导电迹线。
13.根据权利要求9所述的四方平面无导脚半导体封装件，其中，该表面层具有金及铜或钯及铜。
14.根据权利要求9所述的四方平面无导脚半导体封装件，其中，该表面层遮覆住该芯片座及电性连接垫的全部或部分底部。
15.根据权利要求14所述的四方平面无导脚半导体封装件，其中，该表面层遮蔽该芯片座及电性连接垫的部分底部，且该芯片座及电性连接垫底部、表面层及介电层形成阶梯状结构。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5830800A (en) * 1997-04-11 1998-11-03 Compeq Manufacturing Company Ltd. Packaging method for a ball grid array integrated circuit without utilizing a base plate
CN101131980A (zh) * 2006-08-23 2008-02-27 南茂科技股份有限公司 具有阵列接垫的晶片封装构造及其制造方法
CN201233889Y (zh) * 2008-07-30 2009-05-06 江苏长电科技股份有限公司 塑封体平封式半导体封装结构

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7122406B1 (en) * 2004-01-02 2006-10-17 Gem Services, Inc. Semiconductor device package diepad having features formed by electroplating
US20060125062A1 (en) * 2004-12-15 2006-06-15 Zuniga-Ortiz Edgar R Semiconductor package having improved adhesion and solderability

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5830800A (en) * 1997-04-11 1998-11-03 Compeq Manufacturing Company Ltd. Packaging method for a ball grid array integrated circuit without utilizing a base plate
CN101131980A (zh) * 2006-08-23 2008-02-27 南茂科技股份有限公司 具有阵列接垫的晶片封装构造及其制造方法
CN201233889Y (zh) * 2008-07-30 2009-05-06 江苏长电科技股份有限公司 塑封体平封式半导体封装结构

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