CN102203925A - 半导体元件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体元件的制造方法。本发明的半导体元件的制造方法包括：使用第一注入掩模层(30)向半导体层(2)注入杂质来形成体区域(6)的工序；使用第一注入掩模层(30)和第二注入掩模层(31)来注入杂质，从而在体区域(6)内形成接触区域(7)的工序；形成第三注入掩模层(32)之后，选择性地除去第二注入掩模层(31)的工序；在第一注入掩模层(30)的侧面形成侧壁(34)的工序；和通过注入杂质，在体区域(6)内形成源极区域(8)的工序。
Description
技术领域
本发明涉及一种半导体元件的制造方法。特别是涉及一种在高耐压、大电流用途中使用的利用了碳化硅的功率半导体设备。
背景技术
碳化硅(silicon carbide：SiC)是带隙比硅大的高硬度的半导体材料，应用于功率元件、耐环境元件、高温动作元件、高频元件等各种半导体装置。其中，在开关元件或整流元件等功率元件中的应用备受瞩目。使用了SiC的功率元件与Si功率元件相比，具有能大幅度降低功率损耗等的优点。
在使用了SiC的功率元件中，代表性的开关元件是金属-绝缘体-半导体场效应晶体管(metal-insulator-semiconductor field effect transistor：以下简称为MISFET)或金属-半导体场效应晶体管(metal-semiconductor field effect transistor，MESFET)。在这样的开关元件中，通过施加到栅极电极的电压，能够对流过数A(安培)以上的漏极电流的接通状态和漏极电流为零的关断状态进行开关控制。此外，根据SiC，在处于关断状态时可实现数百V以上的高耐压。
例如，在专利文献1中公开了使用了SiC的开关元件的结构。以下，参照附图说明该文献公开的纵型MISFET的结构。
图10是例示纵型MISFET的剖视图。
在形成于SiC基板101上的SiC层102中，形成有漂移区域102a、p型体(阱)区域106、源极区域108及接触区域107。在SiC层102的表面的相邻的体区域106之间形成有沟道层103。在沟道层103之上隔着栅极绝缘膜104设有栅极电极110。由层间绝缘膜111覆盖栅极电极110。此外，源极区域108和接触区域107与设置在SiC层102之上的源极电极109电连接。源极电极109经由形成在层间绝缘膜111上的接触孔与设置在层间绝缘膜111之上的上部布线112电连接。另一方面，在SiC基板101的背面上形成有漏极电极105。由于在如图10所示的SiC功率MISFET中，可减小SiC层102的厚度，因此能够大幅度降低漂移电阻。
例如，在专利文献2中公开了图10所示的SiC功率MISFET的制造方法。图11(a)～(e)是表示专利文献2所公开的制造工序的剖视图。另外，典型的是，MISFET由排列在基板上的多个单元元件构成，由体区域规定各单元元件。图11(a)～(e)仅表示了这样的单元元件中的相邻的单元元件的一部分。
首先，如图11(a)所示，在基板(未图示)上生长的SiC层302之上形成SiO2层324之后，将其作为掩模，向SiC层302注入杂质离子。由此，在SiC层302上形成多个体区域306，并将SiC层302中的没有形成体区域306的区域作为漂移区域302a。
接着，如图11(b)所示，形成与SiO2层324的侧壁相接的侧壁325和覆盖体区域306的一部分的抗蚀层323。具体而言，在形成了SiO2层324的基板表面上堆积SiO2膜(未图示)，并对其进行腐蚀来获得侧壁325。然后，在基板表面上形成抗蚀膜(未图示)之后，对其进行图案化，从而形成抗蚀层323。另外，在体区域306中的由抗蚀层323覆盖的部分，通过后续的工序形成接触区域。
接着，如图11(c)所示，将SiO2层324、侧壁325及抗蚀层323作为掩模，进行对SiC层302的杂质的注入，获得源极区域308。SiC层302的表面的体区域306的端部与源极区域308的端部之间的距离Lg成为MISFET的“栅极长度”。注入之后，除去用作掩模的SiO2层324、侧壁325及抗蚀层323。
接着，如图11(d)所示，在SiC层302上涂敷覆盖基板表面的抗蚀膜326。之后，通过公知的曝光和显影工序，进行抗蚀膜326的图案化，在体区域306中的想要形成接触区域的部分形成开口326a。
接着，如图11(e)所示，将抗蚀层326用作注入掩模，向SiC层302注入p型杂质离子，从而在体区域306的内部获得接触区域307。
【专利文献1】特开平11-266017号公报
【专利文献2】国际公开第2008/087763号公报
【专利文献3】国际公开第2007/135940号公报
在专利文献2的方法中，在图11(d)所示的工序中，重新形成了具有用于形成接触区域307的开口326a的抗蚀层326。在该工序中，存在产生光刻工序的对位偏差的隐患。对位偏差是指因光掩模的位置相对于抗蚀膜产生偏离，注入杂质的区域等的实际位置偏离已设计好的位置。以下，利用图12(a)、(b)说明该问题。
在图12(a)所示的工序中，在SiC层302之上涂敷用于形成接触区域307的抗蚀层326。之后，通过公知的曝光和显影工序，进行抗蚀膜326的图案化。在设定成使抗蚀膜326上形成的开口326a的中心成为位置P1的情况下，若在光刻工序中产生了Δx的对位偏差，则开口326a的中心变成位置P2。
接着，如图12(b)所示，将抗蚀膜326用作注入掩模而形成的接触区域307’形成在从原本应形成的位置偏离了Δx的位置。此时，在源极区域308和接触区域307’之间产生重叠。由于在源极区域308中包含n型杂质，在接触区域307’中包含p型杂质，因此源极区域308和接触区域307’重叠的部分不能有效地发挥作用。其结果，由于接触区域307’中的p型导电面的表面积变小，因此很难得到体区域306的接触。此外，由于源极区域308的面积变小，接触区域307’中的n型导电面的表面积变小，因此接通电阻增大，接通电流降低。由此，由于对位偏差的大小影响接通电阻的值，结果在MISFET产品之间，产生因对位偏差引起的接通电阻的偏差，产生无法得到高的可靠性的问题。
只要使用公知的曝光装置，完全防止对位偏差是极其困难的。例如，在使用接触式对准器时会产生1～2μm的对位偏差，在使用步进式时会产生0.1～0.2μm左右的对位偏差。
在专利文献3中，公开了如下的方法：即使在产生了源极电极的导电面的对位偏差的情况下，通过在容易引起对位偏差的方向上取单元元件的容限，从而即使在产生了对位偏差的情况下，也能够抑制元件特性的降低。但是，专利文献3并没有公开以自我匹配的方式形成体区域、源极区域、p+型接触区域的全部的方法。
发明内容
本发明鉴于上述情况而完成，其主要目的在于，通过提高在体区域形成之后进行的光刻工序的控制性，从而抑制因光刻工序的偏差引起的元件特性的降低及偏差。
本发明的半导体元件具备：第一导电型的第一半导体层、设置在所述第一半导体层的表面区域的第二导电型半导体区域、设置在所述第二导电型半导体区域内的第二导电型高浓度区域、设置在所述第二导电型半导体区域内的第一导电型半导体区域、设置在所述第一半导体层的表面且与所述第一导电型半导体区域和所述第二导电型高浓度区域接触的导电体层，所述第一导电型半导体区域在所述第一半导体层的任意深度处，与所述第二导电型高浓度区域空出规定的间隔且包围所述第二导电型高浓度区域，所述第二导电型半导体区域的一部分位于所述第二导电型高浓度区域与所述第一导电型半导体区域之间的区域。
在一个实施方式中，所述第一半导体层由碳化硅构成。
在一个实施方式中，半导体元件还具备：在主面上设置了所述第一半导体层的半导体基板；在所述第一导电型半导体区域的一部分、包围所述第二导电型半导体区域中的所述第一导电型半导体区域的周围的部分、以及位于所述第二导电型半导体区域的外侧的所述第一半导体层的一部分上形成的第二半导体层；在所述第二半导体层上形成的栅极绝缘膜；在所述栅极绝缘膜上形成的栅极电极；与所述导电体层电连接的上部布线电极；和在所述半导体基板的背面形成的漏极电极。
在一个实施方式中，在所述第一半导体层的所述表面，所述第二导电型高浓度区域和所述第一导电型半导体区域，从所述第二导电型半导体区域的中央在相同方向上偏离了相同距离。
本发明的半导体元件的制造方法包括：使用第一注入掩模层，向第一导电型的第一半导体层注入第二导电型的杂质，从而在所述第一半导体层的表面区域形成第二导电型半导体区域的工序(a)；形成覆盖所述第一注入掩模层和所述第一半导体层且具有露出所述第二导电型半导体区域的一部分的开口的第二注入掩模层，并使用所述第一注入掩模层和所述第二注入掩模层来注入第二导电型的杂质，从而在所述第二导电型半导体区域内形成具有比所述第二导电型半导体区域的杂质浓度更高的浓度的第二导电型高浓度区域的工序(b)；形成填埋所述开口的第三注入掩模层之后，选择性地除去所述第二注入掩模层的工序(c)；在所述第一注入掩模层的侧面形成第四注入掩模层的工序(d)；使用所述第一注入掩模层、所述第三注入掩模层及所述第四注入掩模层来注入第一导电型的杂质，从而在所述第二导电型半导体区域内形成第一导电型半导体区域的工序(e)；和形成与所述第一导电型半导体区域和所述第二导电型高浓度区域接触的导电体层的工序(f)；在所述工序(e)中，按照在所述第一半导体层的任意深度处与所述第二导电型半导体区域的外周空出间隔且包围所述第二导电型高浓度区域的方式，形成第一导电型半导体区域。
在一个实施方式中，在所述工序(d)中，在所述第三注入掩模层的侧面也形成所述第四注入掩模层，在所述工序(e)中，在所述第一半导体层的任意深度处，所述第一导电型半导体区域与所述第二导电型高浓度区域之间空出规定的间隔。
在一个实施方式中，在所述工序(d)中，在所述第一注入掩模层和所述第三注入掩模层的侧面形成侧壁，作为所述第四注入掩模层。
在一个实施方式中，所述第一、第二、第三注入掩模层由互不相同的材料构成。
在一个实施方式中，还包括：在所述工序(a)之前，在半导体基板上形成所述第一半导体层的工序(g)；在所述第一导电型半导体区域的一部分、所述第二导电型半导体区域中的包围所述第一导电型半导体区域的周围的部分、以及位于所述第二导电型半导体区域的外侧的所述第一半导体层的一部分之上，形成第二半导体层的工序(h)；在所述第二半导体层上形成栅极绝缘膜的工序(i)；在所述栅极绝缘膜上形成栅极电极的工序(i)；形成与所述导电体层电连接的上部布线电极的工序(k)；和在所述半导体基板的背面形成背面电极的工序(l)。
在一个实施方式中，在所述工序(d)中，在所述第三注入掩模层的侧面也形成所述第四注入掩模层，并且还包括：在所述工序(e)之前，除去形成在所述第三注入掩模层的侧面的所述第四注入掩模层的工序。
在一个实施方式中，在所述工序(d)中，形成覆盖所述第一注入掩模层和所述第三注入掩模层的掩模用膜之后，通过对所述掩模用膜进行各向异性蚀刻，仅保留所述掩模用膜中位于所述第一注入掩模层的侧面和所述第三注入掩模层的侧面的部分，由此形成所述第四注入掩模层。
(发明效果)
根据本发明，即使在光刻工序中产生了对位偏差，第二导电型高浓度区域和第一导电型半导体区域的开口(内侧的边缘部)会在相同方向上偏离相同距离。因此，不会产生第二导电型高浓度区域与第一导电型半导体区域的重叠。其结果，能够准确地获取所述第二导电型半导体区域的接触，可避免产生电极间的短路或接触不良。
此外，由于不会减小第一导电型半导体区域和第二导电型高浓度区域的有效面积，因此不会增大接通电阻。此外，在MISFET产品间，不容易产生因对位偏差引起的接通电阻的偏差，因此可获得高的可靠性。
附图说明
图1(a)～(h)是用于说明本发明的实施方式的形成体区域6、源极区域8及接触区域7的方法的示意工序剖视图。
图2(a)～(d)是本发明的实施方式的变形例的工序剖视图。
图3(a)是表示从垂直于半导体层2的主面的方向看到的单元元件100的图，图3(b)是表示集成了单元元件100的纵型MISFET的图。
图4(a)～(e)是用于说明在本实施方式的光刻工序中产生对位偏差，接触区域7的位置偏离了设计值而形成的情况的图。
图5(a)、(b)是表示在本实施方式中产生了对位偏差时的源极区域8’及接触区域7’的剖视图、俯视图。
图6(a)、(b)是表示在现有例中产生了对位偏差时的源极区域8’及接触区域7’的剖视图及俯视图。
图7是表示因产生对位偏差(Δx)而变化的源极区域的有效面积(Δz)的计算值的图表。
图8(a)～(e)是表示第2实施方式的纵型MISFET的制造工序的剖视图。
图9(a)～(d)是表示第2实施方式的纵型MISFET制造工序的剖视图。
图10是例示纵型MISFET的剖视图。
图11(a)～(e)是表示专利文献2所公开的纵型MISFET的制造工序的剖视图。
图12(a)、(b)是用于说明在图11(a)～(e)所示的方法中产生了对位偏差的情况的图。
符号说明：1-SiC基板；2-SiC层；2a-漂移区域；3-沟道区域；4-栅极绝缘膜；5-漏极电极；6-体区域；7、7’-接触区域；8、8′、8a、8b-源极区域；9-源极电极；10-栅极电极；11-层间绝缘膜；12-上部布线；30-第一掩模层；33-侧壁形成用膜；31-第二掩模层；32-第三掩模层；34、34a、34b、34c、34A-侧壁；40-抗蚀掩模；100-单元元件。
具体实施方式
以下，参照附图说明本发明的优选实施方式。
(第1实施方式)
以下，参照附图，说明本发明的半导体元件的第1实施方式。在本实施方式中，说明本发明的基本的概念及制造方法。
首先，说明体区域、p+型接触区域及源极区域的形成工序。
在以下的附图中，为了简化说明，对实质上具有相同功能的结构要素附加相同的参照符号。另外，本发明并不限于以下的实施方式。
首先，如图1(a)所示，使用第一掩模层(这里是poly-Si膜)30，对在半导体基板(未图示)之上生长的n型半导体层(这里是SiC层)2注入p型杂质，从而在半导体层2的表面区域形成p型体区域6。其中，第一掩模层30并不限于poly-Si膜。
接着，如图1(b)所示，在形成覆盖半导体层2和第一掩模层30的第二掩模层(这里是SiO2膜)31之后，涂敷覆盖第二掩模层31的抗蚀膜(未图示)。之后，通过公知的曝光及显影工序在抗蚀膜上形成图案，并将抗蚀膜作为掩模，在第二掩模层31的一部分形成开口31a。开口31a形成为露出了体区域6中的想要形成接触区域7的部分。接着，使用第二掩模层31，向半导体层2注入p型杂质离子，从而在体区域6的内部形成接触区域7。此时，由于通过向p型体区域6进一步注入p型杂质来形成接触区域7，因此接触区域7的p型杂质浓度比体区域6的p型杂质浓度高。此外，第二掩模层31只要是能够相对于第一掩模层30选择性地除去的材质即可，不限于SiO2膜。
接着，如图1(c)所示，形成覆盖在开口31a中露出的半导体层2之上和第二掩模层31之上的第三掩模层(这里是SiN膜)32。其中，第三掩模层32只要是能够相对于第一掩模层30和第二掩模层31选择性地除去的材质即可，并不限于SiN膜。
接着，如图1(d)所示，通过公知的CMP工序，除去在第二掩模层31和第三掩模32中位于比第一掩模层30的上表面更靠上的位置的部分。
接着，如图1(e)所示，利用第一掩模层30和第三掩模层32与第二掩模层31之间的蚀刻速率之差，通过蚀刻仅选择性地将第二掩模层31除去。由此，使体区域6的表面的一部分露出。在蚀刻中，可使用稀氢氟酸等公知的蚀刻液。
接着，如图1(f)所示，按照覆盖第一掩模层30和第三掩模层32的方式，堆积由SiO2膜等构成的侧壁形成用膜33。其中，侧壁形成用膜33并不限于SiO2膜。
接着，如图1(g)所示，通过进行各向异性蚀刻，在深度方向上进行侧壁形成用膜33的除去(深腐蚀)。由此，仅残留侧壁形成用膜33中的位于第一掩模层30、第三掩模层32的侧面的部分，从而在第一掩模层30的侧面形成侧壁34，在第三掩模层32的侧面形成侧壁34A。
之后，如图1(h)所示，将第一掩模层30、第三掩模层32、及侧壁34、34A用作注入掩模，通过向半导体层2注入n型杂质离子，在体区域6的内部形成源极区域8。接着，完全除去第一掩模层30、第三掩模层32和侧壁34、34A。
在图1(h)所示的工序中，在第一掩模层30的侧面设置了侧壁34的状态下注入杂质离子。由此，源极区域8形成在体区域6内的从体区域6的边缘(端部)远离了相当于侧壁34的宽度的间隔的位置上。另一方面，通过在第三掩模层32的侧面设置了侧壁34A的状态下注入杂质离子，从而源极区域8形成在从接触区域7远离了相当于侧壁34A的宽度的间隔的位置上。其中，在图1(g)中形成的侧壁34、34A的宽度(在图1(g)所示的截面中，平行于基板的上表面的方向的宽度)彼此相等。因此，从图1(h)所示的接触区域7到源极区域8的间隔(侧壁34A的宽度)等于从体区域6的边缘(端部)到形成在该体区域6内的源极区域8的距离(侧壁34的宽度)。
另外，在图1(g)所示的工序中，通过对侧壁形成用膜33进行蚀刻，从而在第三掩模层32的侧面残留了侧壁34A。在本实施方式中，也可以在除去了侧壁34A之后进行用于形成源极区域8的离子注入。此时，在图1(g)所示的工序中形成侧壁34、34A之后，在图2(a)所示的工序中，形成覆盖第一掩模层30、第三掩模层32及侧壁34、34A的抗蚀掩模40。接着，在图2(b)所示的工序中，通过对抗蚀掩模进行曝光及显影，例如，形成露出侧壁34A和第三掩模层32的开口。之后，如图2(c)所示，通过在仅选择性地除去侧壁34A的条件下进行蚀刻，从而除去侧壁34A。例如，在侧壁34A为硅氧化物、第三掩模层32为硅氮化物的情况下，只要使用选择性地除去硅氧化物的蚀刻液(稀氢氟酸等)来进行蚀刻即可。之后，如图2(d)所示，通过进行离子注入，形成源极区域8。在该方法中，通过在除去了侧壁34A之后进行离子注入，从而形成为接触区域7和源极区域8相接触。此时，与在第三掩模层32的侧面形成了侧壁34A的情况相比，可增大源极区域8的面积(从垂直于半导体层2的主面的方向看到的面积)。
图3(a)表示从垂直于半导体层2的主面的方向看到的单元元件100。从垂直于半导体层2的主面的方向看到的体区域6具有一个边为7μm左右的正方形平面形状。源极区域8具有一个边为6μm的正方形的平面形状，在体区域6的内部，从体区域6的边缘部空出间隔设置源极区域8。并且，在源极区域8的内侧配置了具有正方形的平面形状的接触区域7。从接触区域7的中心到源极区域8的距离A(从接触区域7的中心到接触区域7的顶点的距离)例如是1μm。从垂直于半导体层2的主面的方向看时，按照沿着接触区域7的正方形的对角线延伸的方向与沿着体区域6和源极区域8的正方形的四个边延伸的方向一致的方式，配置各个区域。源极区域8隔着规定的间隔包围了接触区域7的周围，体区域6的一部分位于接触区域7与源极区域8之间的区域中。该配置关系在半导体层2的任意深度(设有接触区域7和源极区域8的范围内的深度)处成立。另外，体区域6的端部与源极区域8的端部之间的距离即栅极长度Lg大致均匀，是0.5μm左右。
如图3(b)所示，纵型MISFET具有集成了单元元件100的结构。单元元件100的排列间距与体区域6的排列间距P相同。其中，体区域6以9.6μm的间距P被排列在行方向上，且在每一行，沿着行方向错开1/2间距来进行配置。从垂直于SiC层2的方向看时，相邻的体区域6间的距离B是3μm左右。
在本实施方式中，在形成第二掩模层之后的光刻工序中可能会产生对位偏差，使得接触区域7的位置形成在偏离了设计值的位置上。对于该问题，参照图4(a)至(e)，在以下进行详细说明。另外，为了简化说明，在与图1(a)至(h)相同的结构要素中附加相同的参照符号，并省略其说明。
如图4(a)所示，在图1(a)所示的工序中形成体区域6之后，在半导体层2和第一掩模层30上形成第二掩模层(这里是SiO2膜)31。接着，如图4(b)所示，在第二掩模层31之上涂敷抗蚀膜31b。之后，如图4(c)所示，通过公知的曝光及显影工序进行抗蚀膜31b的图案化，从而在抗蚀膜31b上形成开口31c。接着，如图4(d)所示，将抗蚀膜31b作为掩模而进行蚀刻，从而在第二掩模层31上形成开口31a。之后，使用第二掩模层31来进行p型杂质的离子注入，从而在体区域6内形成接触区域7’。
在进行图4(c)所示的工序中的抗蚀膜31b的曝光及显影时，按照开口31c的中心配置于位置P1的方式进行对位。但是，在产生了对位偏差，开口31c的中心被配置在从位置P1偏离了Δx的位置P2的情况下，如图4(d)所示，第二掩模层31的开口31a的中心也被配置在位置P2。其结果，接触层7’的中心也被配置在位置P2。
若在图4(d)所示的工序中，开口31a被配置在位置P2，则在图4(e)所示的源极区域8’的形成工序中，将第三掩模层32也配置在相同的位置。在该状态下，若使用第三掩模层32和形成在其侧面上的侧壁34b、34c来进行离子注入，则源极区域8’也被形成在从原本应形成的的位置偏离了Δx的位置上。具体而言，位于接触区域7’的左侧的源极区域8a的右端被形成在偏离了Δx的位置上，位于右侧的源极区域8b的左端被形成在偏离了Δx的位置上。
图5(a)、(b)是表示在本实施方式中产生了对位偏差时的源极区域8’和接触区域7’的剖视图及俯视图。如图5(a)、(b)所示，根据本实施方式，在产生了对位偏差的情况下，接触区域7’和源极区域8’从体区域6的中央向相同的方向偏离了相同的距离。因此，不会产生接触区域7’与源极区域8’的重叠，接触区域7’的左侧的源极区域8a的宽度Wsa和右侧的源极区域8b的宽度Wsb的总和等于源极区域8的设计宽度Ws。
在这里，说明对位偏差Δx进一步变大的情况。若对位偏差Δx进一步变大，则在图4(e)所示的工序中，有时用于形成源极区域8a的侧壁34a、34b会互相重叠。在使用互相重叠的侧壁34a、34b来进行离子注入的情况下，不会形成源极区域8a。由此，在侧壁34a、34b互相重叠的情况下，源极区域8b的宽度Wsb随着重叠程度而变动，产生偏离了源极区域8的设计宽度Ws的情况。因此，优选对位偏差Δx为侧壁34a、34b互相不重叠的范围内的值。若在侧壁34a、34b互相不重叠的范围内，则即使产生了什么程度的对位偏差Δx，宽度Wsa与宽度Wsb的总和不会变化，因此能够达到本申请的发明目的。在侧壁34a、34b互相重叠的情况下，不会形成源极区域8a，因此栅极长度Lg(体区域6的端部与源极区域8的端部之间的距离)并不是固定值。换言之，在栅极长度Lg表示固定值的情况下，没有产生侧壁34a、34b的重叠，因此源极区域的总宽度没有变化。因此，在栅极长度Lg表示固定值的情况下，可以说达到了本申请的发明目的。
图6(a)、(b)是表示在现有例中产生了对位偏差时的源极区域308和接触区域307’的剖视图及俯视图。图6(a)、(b)所示的结构表示通过图11(a)至(e)所示的方法形成的半导体元件的结构。如图6(a)、(b)所示，由于产生对位偏差(Δx)，因此源极区域308与接触区域307’重叠的部分不能有效地发挥作用。
图7是因产生对位偏差(Δx)而变化的源极区域的有效面积(Δz)的计算值。现有例是使用了专利文献2所公开的方法时(图11(a)至(e)所示)的计算值。如图7所示，在现有例中，若对位偏差(Δx)变大，则源极区域308的有效面积缩小。另一方面，在本实施方式的方法中，即使对位偏差变大，源极区域8的有效面积也不会变化。由此，在本实施方式中，能够抑制因源极区域8的有效面积小于设计值而引起的接触电阻的增大。
例外，在上述中，说明了接触区域7’在x方向上偏离的情况，但是接触区域7’在-x方向、或者在与x方向正交的y方向或-y方向偏离的情况也相同。
在本实施方式中，即使在光刻工序中产生对位偏差，接触区域7’与源极区域8’的开口(内侧的边缘部)在相同方向上偏离相同距离。因此，不会产生接触区域7’与源极区域8’的重叠。其结果，能够准确地获得体区域6的接触，可避免产生电极间的短路或接触不良。
此外，由于源极区域8和接触区域7’的有效面积不会变小，因此接通电阻不会增大。此外，在MISFET产品之间，不容易产生因对位偏差引起的接通电阻的偏差，可获得高的可靠性。
(第2实施方式)
以下，参照附图说明本发明的半导体元件的第2实施方式。通过应用上述的第1实施方式的基本概念，能够制造各种半导体元件。在本实施方式中，说明使用SiC半导体来制造由多个单元元件构成的n沟道型的纵型功率MISFET的方法。
图8(a)～(e)、图9(a)～(d)是表示本实施方式的纵型MISFET的制造工序的剖视图。
首先，如图8(a)所示，相对于在SiC基板1上生长的SiC层2设置第一掩模层30。其中，第一掩模层30例如多晶硅(poly-Si)而形成，起到体区域形成用的注入掩模的作用。这里，第一掩模层30并不限于poly-Si膜。
作为SiC基板1，例如使用主面从(0001)向[11-20]
的方向具有8度偏向角的直径76mm的4H-SiC基板。该SiC基板的导电型是n型，带电体浓度是7×1018cm-3。可使用CVD法，在n型杂质(这里是氮)的in-situ掺杂的同时使其在基板上外延生长，从而形成SiC层2。SiC层2的厚度大约是15μm，杂质(氮)浓度大约是5×1015cm-3。另外，在SiC基板与SiC层2之间，也可以形成包含比SiC层2更高浓度的杂质的SiC层，作为缓冲层。另外，SiC基板的带电体浓度、SiC层2的厚度、杂质浓度并不限于此。
可通过在SiC层2之上堆积poly-Si膜之后使用公知的光刻法及蚀刻法对这些膜进行图案化，从而形成第一掩模层30。得到的第一掩模层30具有规定在SiC层2中成为体区域的区域的开口部30a。另外，构成第一掩模层30的材料可以考虑与之后的工序中所使用的掩模层的蚀刻选择比来适当选择。
接着，从第一掩模层30的上方向SiC层2注入p型杂质离子。由此，在SiC层2中的注入了杂质离子的区域，形成p型体区域(深度d：例如1.5μm～2μm)6。此外，在SiC层2中没有被注入杂质离子而残留的区域成为n型漂移区域2a。另外，p型体区域6的深度并不限于此。
在本实施方式中，作为p型杂质离子使用铝离子。其中，铝离子的注入是在改变能量的同时分多阶段来进行的，注入时的最大能量例如是350keV左右。另外，在如SiC这样的半导体材料中，由于杂质的扩散系数小，因此根据SiC层2中的铝离子的注入深度来决定体区域6的深度d。因此，注入时的能量根据想要形成的体区域6的深度d来适当选择。离子注入时的基板温度可以在100℃到500℃的范围内进行调整，也可以是室温。
接着，如图8(b)所示，在SiC层2和第一掩模层30上形成第二掩模层31。其中，使用SiO2膜来形成第二掩模层31，并将其用作接触区域形成用的注入掩模。形成第二掩模层31之后，涂敷覆盖基板表面的抗蚀膜(未图示)。之后，通过公知的曝光及显影工序进行抗蚀膜的图案化，并使用公知的蚀刻法，在体区域6中想要形成接触区域的部分形成具有开口部31a的掩模层。之后，进行蚀刻，为了进行保留第一掩模层30而选择性地除去第二掩模层31的工序，使用与第一掩模层30的蚀刻选择比不同的材料，作为第二掩模层31。构成第二掩模层31的材料并不限于SiO2膜。
之后，使用第二掩模层31，向SiC层2分多阶段注入p型杂质离子(例如铝离子)，从而获得p+型接触区域7。
接着，如图8(c)所示，在SiC层2和第二掩模层31上形成第三掩模层32。这里，使用SiN膜形成第三掩模层32。之后，进行蚀刻，为了进行保留第三掩模层32并选择性地除去第二掩模层31的工序，使用与第二掩模层31的蚀刻选择比不同的材料，作为第三掩模层32。构成第三掩模层32的材料并不限于SiN膜。
接着，如图8(d)所示，通过公知的CMP工序，除去第二掩模层31和第三掩模层32中的位于比第一掩模层30的上表面更靠上的位置处的部分。这里，除去第二掩模层31和第三掩模层32的一部分的方法只要是能够选择性地除去位于比第一掩模层30的上表面更靠上的位置处的部分的方法即可，并不限于CMP。
接着，如图8(e)所示，通过使用稀氢氟酸等公知的蚀刻液来选择性地除去第二掩模层31，从而使体区域6的表面的一部分露出。通过该蚀刻，第一掩模层30和第三掩模层32没有被除去，残留在半导体层2的表面上。
接着，如图9(a)所示，按照覆盖第一掩模层30和第三掩模层32的方式，堆积由SiO2膜等构成的侧壁形成用膜33。这里，侧壁形成用膜33并不限于SiO2膜。
接着，如图9(b)所示，堆积的侧壁形成用膜33，使用利用了CHF3等气体的公知的干蚀刻法来进行蚀刻，从而在第一掩模层30和第三掩模层32的侧壁上形成侧壁34(宽度：例如0.5μm)。之后，将第一掩模层30、第三掩模层32及侧壁34用作注入掩模，通过向半导体层2注入n型杂质离子(例如，氮离子或磷离子)，从而在体区域6的内部形成源极区域8(深度：例如0.5μm～1μm)。根据该方法，即使在产生了对位偏差的情况下，由于源极区域8与接触区域7不会重叠，因此源极区域8的宽度等于曝光掩模的设计宽度。另外，源极区域8的深度并不限于此。
接着，使用公知的蚀刻法，完全除去第一掩模层30、第三掩模层32及侧壁34。
接着，为了使注入到SiC层2中的杂质离子活性化，例如，在1500℃以上且1800℃以下的温度下进行活性化退火。例如，退火后的体区域6的杂质浓度是2×1018cm-3、源极区域8的杂质浓度是5×1019cm-3、接触区域7的杂质浓度是5×1019cm-3。但是，在不进行后述的沟道层的形成的情况下，为了控制阈值，在体区域6中的与栅极绝缘膜接触的面附近，优选设成杂质浓度比其他部分低(例如杂质浓度：约1×1017cm-3)。体区域6、源极区域8、接触区域7的杂质浓度并不限于此。
接着，如图9(c)所示，通过公知的方法，形成沟道层3、栅极绝缘膜4、栅极电极10、源极电极9。
使用CVD法，在进行杂质(氮)的in-situ掺杂的同时，在SiC层2的整个面上使SiC外延生长之后，对得到的SiC生长层进行图案化，从而形成沟道层3。沟道层3形成在源极区域8的一部分、体区域6中的包围源极区域8的周围的部分、以及位于体区域6的外侧的漂移区域2a的一部分之上。此外，在SiC层2的表面，优选在想要形成源极电极9的区域中不形成沟道层3。沟道层3的厚度约为0.2μm，平均杂质浓度约为1×1017cm-3。若通过外延生长来形成沟道层3，则能够提高沟道部分的表面平坦性，因此具有可提高沟道移动度的同时阈值的控制变得容易的优点。其中，沟道层3的厚度、杂质浓度并不限于此。
栅极绝缘膜4是通过对沟道层3的表面进行热氧化而形成的，其厚度约为0.07μm。在该热氧化工序中，由于在基板的背面也形成了氧化膜，因此在热氧化工序之后除去该氧化膜。栅极电极10是在栅极绝缘膜4的表面上堆积poly-Si膜并进行图案化而形成的。如图所示，栅极绝缘膜4和栅极电极10隔着沟道层3，从一个体区域6的内部开始横跨体区域间的漂移区域2a一直覆盖到相邻的体区域6的内部。其中，栅极绝缘膜4的厚度并不限于此。此外，也可以组合热氧化膜和堆积绝缘膜。
源极电极9相对于源极区域8和接触区域7形成了欧姆接合。这样的源极电极9是例如按照源极区域8和接触区域7接触的方式形成钛金属层之后，进行950℃左右的加热处理而得到的。
接着，如图9(d)所示，通过公知的方法，形成覆盖栅极电极10的层间绝缘膜11。作为层间绝缘膜11，例如可使用SiO2膜。如上述方法所示，可以在形成源极电极9之后形成层间绝缘膜11，也可以在形成层间绝缘膜11之后，在形成于层间绝缘膜11中的接触孔内设置源极电极9。
之后，在形成于层间绝缘膜11中的接触孔内形成与源极电极9接触的上部布线12。
此外，在SiC基板1的背面上堆积钛金属层，通过进行与形成源极电极9时相同的加热处理，形成漏极电极5。通过以上的工序，能够形成纵型MISFET。
在本实施方式中，即使在光刻工序中产生对位偏差，接触区域7和源极区域8的开口(内侧的边缘部)在相同方向上偏离相同距离。因此，不会产生接触区域7与源极区域8的重叠。其结果，能够准确地得到体区域6的接触，可避免产生电极间的短路或接触不良。
此外，由于不会减小源极区域8和接触区域7的有效面积，因此不会增大接通电阻。此外，在MISFET产品之间，不易产生因对位偏差引起的接通电阻的偏差，因此可获得高的可靠性。
在以上的实施方式中，第一掩模层、第二掩模层、第三掩模层、侧壁、半导体层(SiC层)、体区域、接触区域、源极区域、沟道层、源极电极、上部布线、及漏极电极分别相当于本发明中的第一注入掩模层、第二注入掩模层、第三注入掩模层、第四注入掩模层、第一半导体层、第二导电型半导体区域、第二导电型高浓度区域、第一导电型半导体区域、第二半导体层、导电体层、上部布线电极及背面电极。
以上，利用第1、第2实施方式说明了本发明的优选方式，本说明书中的“半导体元件”广泛包括例如纵型MISFET、绝缘栅极双极性晶体管(Insulated Gate Bipolar Transistor：以下称作IGBT)等半导体元件。作为半导体层，并没有特别限制，可以是硅(Si)、砷化镓(GaAs)或带隙比这些还大的碳化硅(SiC)、氮化镓(GaN)等宽带隙半导体。
另外，在本实施方式的说明中，以n沟道型MISFET为例进行了说明，但是即使是p沟道型MISFET也能得到同样的效果。
此外，通过在规定的导电型SiC半导体基板上使与其相同导电型的SiC生长层外延生长来制造MISFET，但是通过使用与SiC生长层不同的导电型的SiC半导体基板的方法来制造IGBT，也能得到本发明的效果。
此外，使用了主面为4H-SiC(0001)偏向面的基板，但是也可以使用主面为4H-SiC(0001)偏向面以外的面的基板，也可以使用4H-SiC以外的多种类型(polytype)的SiC基板。并且，也可以使用SiC以外的半导体材料。
本实施方式中的沟道层3可以是单一的外延层，也可以具有杂质浓度不同的层叠结构，优选按照以栅极电极10与源极电极9之间的电位差为零伏的状态大致耗尽化的方式选择沟道层3的杂质浓度。
另外，本实施方式中的沟道层3是通过外延生长形成的外延沟道层，但是取而代之，也可以通过向SiC层2注入离子来形成注入沟道层。或者，也可以不形成沟道层3，而是通过施加栅极电压，在漂移区域2a与源极区域8之间的体区域6的表面区域中形成沟道(反转层)。
并且，在上述实施方式中，使用与SiC层2相同导电型的SiC基板1来制造了MISFET，但是也可以使用与SiC层2不同的导电型的SiC基板来制造IGBT。在制造IGBT的情况下，与在上述实施方式中说明的方法同样地，在形成体区域(阱区域)之后利用自我匹配工序，抑制源极区域(发射极区域或集电极区域)和接触区域的偏离，并且可减小源极区域和源极电极(发射极电极或集电极电极)的面积变化，能够减少接通电阻或接通电流的降低。
以上，通过优选实施方式说明了本发明，但是这样的记载并不是限定事项，当然可以进行各种改变。
(产业上的可利用性)
本发明可通过适合于量产化的简便的工序抑制元件特性的降低以及偏差，因此可广泛应用于纵型MISFET或IGBT等纵型半导体元件以及包括这样的半导体元件的装置中。
权利要求书(按照条约第19条的修改)
1.(修改后)一种半导体元件的制造方法，包括：
使用第一注入掩模层，向第一导电型的第一半导体层注入第二导电型的杂质，从而在所述第一半导体层的表面区域形成第二导电型半导体区域的工序(a)；
形成覆盖所述第一注入掩模层和所述第一半导体层且具有露出所述第二导电型半导体区域的一部分的开口的第二注入掩模层，使用所述第一注入掩模层和所述第二注入掩模层来注入第二导电型的杂质，从而在所述第二导电型半导体区域内形成具有比所述第二导电型半导体区域的杂质浓度更高的浓度的第二导电型高浓度区域的工序(b)；
形成填埋所述开口的第三注入掩模层之后，选择性地除去所述第二注入掩模层的工序(c)；
在所述第一注入掩模层的侧面和所述第三注入掩模层的侧面形成第四注入掩模层的工序(d)；
使用所述第一注入掩模层、所述第三注入掩模层及所述第四注入掩模层来注入第一导电型的杂质，从而在所述第二导电型半导体区域内形成第一导电型半导体区域的工序(e)；和
形成与所述第一导电型半导体区域以及所述第二导电型高浓度区域接触的导电体层的工序(f)；
在所述工序(e)中，按照在所述第一半导体层的任意深度处与所述第二导电型半导体区域的外周空出间隔且包围所述第二导电型高浓度区域的方式，形成第一导电型半导体区域，
所述半导体元件的制造方法还包括：在所述工序(e)之前，除去在所述第三注入掩模层的侧面形成的所述第四注入掩模层的工序。
2.(删除)
3.(修改后)根据权利要求1所述的半导体元件的制造方法，其中，
在所述工序(d)中，在所述第一注入掩模层和所述第三注入掩模层的侧面形成侧壁，作为所述第四注入掩模层。
4.(修改后)根据权利要求1或3所述的半导体元件的制造方法，其中，
所述第一、第二、第三注入掩模层由互不相同的材料构成。
5.(修改后)根据权利要求1、3、4的任一项所述的半导体元件的制造方法，其中，
所述半导体元件的制造方法还包括：
在所述工序(a)之前，在半导体基板上形成所述第一半导体层的工序(g)；
在所述第一导电型半导体区域的一部分、所述第二导电型半导体区域中的包围所述第一导电型半导体区域的周围的部分、以及位于所述第二导电型半导体区域的外侧的所述第一半导体层的一部分之上，形成第二半导体层的工序(h)；
在所述第二半导体层上形成栅极绝缘膜的工序(i)；
在所述栅极绝缘膜上形成栅极电极的工序(j)；
形成与所述导电体层电连接的上部布线电极的工序(k)；和
在所述半导体基板的背面形成背面电极的工序(l)。
6.(删除)
7.(修改后)根据权利要求1所述的半导体元件的制造方法，其中，
在所述工序(d)中，形成覆盖所述第一注入掩模层和所述第三注入掩模层的掩模用膜之后，通过对所述掩模用膜进行各向异性蚀刻，仅保留所述掩模用膜中的位于所述第一注入掩模层的侧面和所述第三注入掩模层的侧面的部分，由此形成所述第四注入掩模层。
8.(修改后)根据权利要求1、3～5、7的任一项所述的半导体元件的制造方法，其中，
所述第一半导体层由碳化硅构成。
Claims (8)
1.一种半导体元件的制造方法，包括：
使用第一注入掩模层，向第一导电型的第一半导体层注入第二导电型的杂质，从而在所述第一半导体层的表面区域形成第二导电型半导体区域的工序(a)；
形成覆盖所述第一注入掩模层和所述第一半导体层且具有露出所述第二导电型半导体区域的一部分的开口的第二注入掩模层，使用所述第一注入掩模层和所述第二注入掩模层来注入第二导电型的杂质，从而在所述第二导电型半导体区域内形成具有比所述第二导电型半导体区域的杂质浓度更高的浓度的第二导电型高浓度区域的工序(b)；
形成填埋所述开口的第三注入掩模层之后，选择性地除去所述第二注入掩模层的工序(c)；
在所述第一注入掩模层的侧面形成第四注入掩模层的工序(d)；
使用所述第一注入掩模层、所述第三注入掩模层及所述第四注入掩模层来注入第一导电型的杂质，从而在所述第二导电型半导体区域内形成第一导电型半导体区域的工序(e)；和
形成与所述第一导电型半导体区域以及所述第二导电型高浓度区域接触的导电体层的工序(f)；
在所述工序(e)中，按照在所述第一半导体层的任意深度处与所述第二导电型半导体区域的外周空出间隔且包围所述第二导电型高浓度区域的方式，形成第一导电型半导体区域。
2.根据权利要求1所述的半导体元件的制造方法，其中，
在所述工序(d)中，在所述第三注入掩模层的侧面也形成所述第四注入掩模层，
在所述工序(e)中，在所述第一半导体层的任意深度处，所述第一导电型半导体区域与所述第二导电型高浓度区域之间空出规定的间隔。
3.根据权利要求2所述的半导体元件的制造方法，其中，
在所述工序(d)中，在所述第一注入掩模层和所述第三注入掩模层的侧面形成侧壁，作为所述第四注入掩模层。
4.根据权利要求1～3的任一项所述的半导体元件的制造方法，其中，
所述第一、第二、第三注入掩模层由互不相同的材料构成。
5.根据权利要求1～4的任一项所述的半导体元件的制造方法，其中，
所述半导体元件的制造方法还包括：
在所述工序(a)之前，在半导体基板上形成所述第一半导体层的工序(g)；
在所述第一导电型半导体区域的一部分、所述第二导电型半导体区域中的包围所述第一导电型半导体区域的周围的部分、以及位于所述第二导电型半导体区域的外侧的所述第一半导体层的一部分之上，形成第二半导体层的工序(h)；
在所述第二半导体层上形成栅极绝缘膜的工序(i)；
在所述栅极绝缘膜上形成栅极电极的工序(j)；
形成与所述导电体层电连接的上部布线电极的工序(k)；和
在所述半导体基板的背面形成背面电极的工序(l)。
6.根据权利要求1所述的半导体元件的制造方法，其中，
在所述工序(d)中，在所述第三注入掩模层的侧面也形成所述第四注入掩模层，
所述半导体元件的制造方法还包括：在所述工序(e)之前，除去在所述第三注入掩模层的侧面形成的所述第四注入掩模层的工序。
7.根据权利要求2或6所述的半导体元件的制造方法，其中，
在所述工序(d)中，形成覆盖所述第一注入掩模层和所述第三注入掩模层的掩模用膜之后，通过对所述掩模用膜进行各向异性蚀刻，仅保留所述掩模用膜中的位于所述第一注入掩模层的侧面和所述第三注入掩模层的侧面的部分，由此形成所述第四注入掩模层。
8.根据权利要求1～7的任一项所述的半导体元件的制造方法，其中，
所述第一半导体层由碳化硅构成。
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