CN102137550A - 积层基板的制造方法 - Google Patents
积层基板的制造方法 Download PDFInfo
- Publication number
- CN102137550A CN102137550A CN2010106135146A CN201010613514A CN102137550A CN 102137550 A CN102137550 A CN 102137550A CN 2010106135146 A CN2010106135146 A CN 2010106135146A CN 201010613514 A CN201010613514 A CN 201010613514A CN 102137550 A CN102137550 A CN 102137550A
- Authority
- CN
- China
- Prior art keywords
- aforementioned
- wiring pattern
- dielectric film
- forms
- catalyst
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4867—Applying pastes or inks, e.g. screen printing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/145—Organic substrates, e.g. plastic
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/01—Tools for processing; Objects used during processing
- H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
- H05K2203/013—Inkjet printing, e.g. for printing insulating material or resist
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
- H05K2203/0703—Plating
- H05K2203/0709—Catalytic ink or adhesive for electroless plating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
- H05K2203/1173—Differences in wettability, e.g. hydrophilic or hydrophobic areas
Abstract
本发明提供以抑制了接触部的剖面积和/或形成位置的偏差的状态形成积层结构的积层基板的制造方法,该接触部将夹持绝缘膜而以绝缘状态配置的布线图案电连接。积层基板的制造工序,作为形成第1层的布线图案的工序,包括表面处理工序S1、以喷墨方式形成催化剂图案的催化剂图案形成工序S2、催化剂图案的烧制工序S3、形成布线图案的化学镀铜工序S4。此外,作为形成第2层的布线图案以及将第1层与第2层的布线图案电连接的接触部的工序,包括疏液部形成工序S5、绝缘膜形成工序S6、绝缘膜表面处理工序S7、催化剂图案形成工序S8、催化剂图案的烧制工序S9、形成布线图案以及接触部的化学镀铜工序S10。
Description
技术领域
本发明涉及积层基板的制造方法。
背景技术
近年来的电子设备的小型化,使得在这些装置中使用的电路基板的多层化、微细布线化、搭载电子部件的高密度安装化得到推进。对应于这样的要求,积层多层布线结构的应用被积极地开展。在一般的积层多层布线结构中,在多个布线层之间形成绝缘层,为了布线层之间的导通而在绝缘层形成通孔。对于该绝缘层的通孔形成,使用由光刻法实现的孔的形成方法和/或由激光照射实现的孔的形成方法等,该光刻法使用了感光性树脂。接着,通过铜等的金属化学镀、此外金属电镀,在该绝缘层上形成导体布线层,通过对之进行光刻和蚀刻等而形成铜等导体的布线图案。并且,根据需要,重复进而对于上层的绝缘层的形成、对于其上的布线图案的形成的工序,进行电路基板的多层化。但是,由于对绝缘层以及布线图案的形成分别利用了光刻法,所以存在工序复杂且制造成本增高的问题。
因此,提出有下述的电子器件的制造方法:不使用光刻法,便可以形成绝缘膜(绝缘层)和/或布线图案而形成多层布线(参照专利文献1)。在专利文献1的制造方法中,在从喷墨头在基板上排出包含导电性粒子的导电性墨后,使该导电性墨干燥而在基板上形成多个墨滴,在该多个墨滴之间从喷墨头排出配置导电性墨,并使该导电性墨干燥而与前述墨滴结合形成布线图案。接着,在布线图案上从喷墨头排出导电性墨,并使所排出的导电性墨干燥而在布线图案上形成导体柱。此外,在导体柱上从喷墨头排出导电性墨,并使所排出的导电性墨干燥而使导体柱的高度增加。在导体柱成为所需的高度之后,对布线图案和导体柱进行加热而使其一体化。接着,在从喷墨头在布线图案上排出用于形成绝缘膜的墨之后,使该墨干燥而在布线图案上形成绝缘膜,并且使导体柱的一部分从绝缘膜突出。接着,在绝缘膜上形成第二层布线图案,在通过绝缘膜将前述布线图案与第二层布线图案绝缘的状态下将导体柱与第二层布线图案连接。
[专利文献1]特许第3925283号公报
在专利文献1的方法中,在形成布线图案和/或导体柱的情况下,重复通过在基板上和/或布线图案上排出导电性墨并使之干燥来形成多个墨滴的工作,来形成期望的厚度的布线图案和/或期望的高度的导体柱。例如,将布线图案与第二层布线图案电连接的导体柱,如图6(a)、(b)所示,边对于在布线图案51上排出导电性墨而成的液滴每次使其干燥,边堆积形成多个墨滴52。然而,由于导电性墨是使收容在了分散剂中的形态的金属微粒分散于溶剂中而成的物质,所以从喷墨头排出并着落的液滴会不小地濡湿扩散。并且,为了使导体柱成为预定的高度,与布线图案的部分相比,每单位面积的液滴的排出、干燥的次数变多。即使被排出的液滴的状态相同,也依干燥前的液滴的濡湿扩散状态而难以说始终在相同条件下形成,其直径和/或形成位置容易产生偏差。
例如,在层叠7个墨滴52的情况下,在图6(a)中,由第3次排出的液滴形成的、“3”所表示的墨滴52,成为配置于“1”以及“2”的墨滴52之上的状态。但是,在图6(b)中,“3”所表示的墨滴52,成为在“1”以及“2”的墨滴52的旁侧濡湿扩散的状态,因此,导体柱的直径变大,形成位置也从目标位置偏离。另外,一个墨滴52,不一定通过使一个液滴干燥而形成,而也存在如图6(c)所示,通过使连续排出的多个小的液滴52a聚集而成的液滴干燥而形成的情况。
发明内容
本发明是鉴于上述的问题而实现的,其目的在于提供积层基板的制造方法,该积层基板的制造方法能够以抑制了接触部(导体柱)的剖面积和/或形成位置的偏差的状态形成积层结构,该接触部将以夹持绝缘膜而绝缘的状态配置的布线图案电连接。
为了到达上述的目的,本发明是积层基板的制造方法,该积层基板具有2层布线图案,该2层布线图案夹持绝缘膜而形成并且由贯通前述绝缘膜的接触部相互电连接,该积层基板的制造方法通过下述过程而进行:在从液滴排出头在一方的布线图案上排出疏液剂而配置了疏液部的状态下,在前述疏液部所存在的位置以外的位置从液滴排出头排出形成前述绝缘膜的墨而形成前述绝缘膜,之后,在除去了前述疏液部后,通过化学镀形成前述接触部以及另一方的布线图案,所述疏液剂对于形成前述绝缘膜的墨具有疏液性。
根据该结构,形成绝缘膜(层间绝缘膜)过程中,由于在形成绝缘膜(层间绝缘膜)之后,不需要光刻、蚀刻以及打孔工序,所以能够使积层基板(多层布线基板)的制造工序变得简单。此外,由于在一方的布线图案上配置了疏液部的状态下,通过液滴排出方式形成绝缘膜,所以能够以精度良好地避开了布线图案上的应该形成接触部的位置的状态形成绝缘膜。因此,能够以抑制了接触部(导体柱)的剖面积和/或形成位置的偏差的状态形成积层结构,该接触部将以夹持绝缘膜而绝缘的状态配置的2层布线图案电连接。
此外,在本发明的积层基板的制造方法中,前述一方的布线图案的形成包括:表面处理工序,对基板的至少应该形成前述布线图案的位置进行表面处理;催化剂图案形成工序,在应该形成前述布线图案的位置,从液滴排出头排出催化剂液;烧制工序,对前述催化剂图案进行烧制;以及化学镀工序,在前述烧制后的催化剂图案上,通过化学镀形成前述一方的布线图案;前述接触部以及前述另一方的布线图案的形成包括:疏液部形成工序,在由前述化学镀工序形成的前述一方的布线图案上的应该形成前述接触部的位置,从液滴排出头排出对于形成前述绝缘膜的墨具有疏液性的疏液剂;绝缘膜形成工序,在前述基板上的前述疏液部所存在的位置以外的位置,从液滴排出头排出形成前述绝缘膜的墨,之后进行烧制;绝缘膜表面处理工序,在前述疏液部被除去的条件下,同时进行前述绝缘膜的表面处理以及前述疏液部的除去;催化剂图案形成工序,在进行了表面处理的前述绝缘膜上的应该形成布线图案的位置,从液滴排出头排出催化剂液;烧制工序,对前述催化剂图案进行烧制;以及化学镀工序,通过化学镀在前述催化剂图案上形成前述另一方的布线图案以及前述接触部。
根据该结构,催化剂图案、疏液部、绝缘膜的形成以从液滴排出头排出液滴的液滴排出方式进行。因此,由于能够使用具备多个液滴排出头的装置作为液滴排出装置,通过仅更换控制涂敷图案的电子文件(位图),便能够由一个液滴排出装置形成催化剂图案、疏液部、绝缘膜,所以可以实现制造期间的缩短化以及制造成本的降低化。
此外,在本发明的积层基板的制造方法中,前述催化剂图案用担载有钯的偶联剂形成,前述烧制工序在非氧化氛围中进行烧制。根据该结构,为了提高由担载有钯(Pd)的偶联剂形成的催化剂图案与基板表面的紧密附着性而进行的烧制工序,与通过在大气下加热基板而进行偶联剂的烧制的情况不同,抑制了钯的一部分成为氧化钯(PdO)的情况。由于镀液中的作为布线材料的金属离子(例如铜离子)在氧化钯上难以析出,所以若钯的一部分成为氧化钯,则在催化剂图案上形成的布线材料的膜密度降低,所形成的布线图案与形成区域的表面之间的紧密附着性受到损坏。但是,通过在非氧化氛围中进行烧制,抑制了钯的一部分成为氧化钯的情况,提高了布线图案与布线图案形成区域的紧密附着性。
此外,在本发明的积层基板的制造方法中,前述绝缘膜表面处理工序,进行由受激准分子激光器实现的紫外线照射。根据该结构,能够用同一工艺简单地进行使绝缘膜的表面成为与催化剂图案的亲和性良好的状态的处理和疏液部的消失(除去)。
此外,在本发明的积层基板的制造方法中,前述化学镀是中性化学镀铜。根据该结构,与化学镀铜液为以甲醛作为还原剂的强碱性的情况相比,由于对环境造成的负荷小,此外在半导体的可靠性上成为问题的碱金属离子的含有量也少,所以也容易应用于半导体器件。进而,在镀液为强碱性的情况下,偶联剂与基板表面或绝缘膜表面的紧密附着性降低,但是在镀液为中性的情况下,避免了紧密附着性的降低。
此外,在本发明的积层基板的制造方法中,前述接触部,以在前述一方的布线图案的表面上不隔着前述催化剂图案而直接析出的方式形成。根据该结构,与使将导电性墨干燥而形成的墨滴结合来形成接触部的情况相比,布线图案与接触部的接合部的电阻变小。
附图说明
图1是表示积层基板的制造工序的流程图。
图2(a)~(d)是表示用于形成第1层的布线图案的工序的示意图,(e)~(j)是表示用于形成第2层的布线图案以及将第1层与第2层的布线图案相连接的接触部的工序的示意图。
图3(a)是表示在催化剂图案形成工序中应该形成催化剂图案的部分的示意俯视图,(b)是形成了疏液部的状态的示意俯视图,(c)是通过绝缘膜表面处理除去了疏液部的部分的示意图,(d)是在绝缘膜上涂敷有催化剂墨的状态的部分示意图。
图4表示另一实施方式,(a)是基板的示意图,(b)是积层基板的示意图。
图5表示另一实施方式,(a)是基板的示意图,(b)是积层基板的示意图。
图6(a)、(b)是以往技术中形成导体柱的情况的示意图,图6(c)是由多个小的液滴形成一个墨滴的情况的示意图。
符号说明
S1...表面处理工序,S2、S8...催化剂图案形成工序,S3、S9...烧制工序,S4、S10...化学镀工序,S5...疏液部形成工序,S6...绝缘膜形成工序,S7...绝缘膜表面处理工序,11...基板,12、21、32...布线图案,13...催化剂液,15、22...催化剂图案,16...疏液剂,17...疏液部,18...墨,19...绝缘膜,23、33...接触部,24...积层基板。
具体实施方式
以下,按照图1~图3说明将本发明具体化了的积层基板的制造方法的一实施方式。
如图1所示,积层基板的制造工序,作为在基板上形成第1层的布线图案的工序,包括表面处理工序S1、催化剂图案形成工序S2、烧制工序S3、化学镀铜工序S4。此外,积层基板的制造工序,作为形成第2层的布线图案以及将第1层的布线图案与第2层的布线图案电连接的接触部的工序,包括疏液部形成工序S5、绝缘膜形成工序S6、绝缘膜表面处理工序S7、催化剂图案形成工序S8、烧制工序S9、化学镀铜工序S10。
催化剂图案形成工序S2、S8、疏液部形成工序S5、绝缘膜形成工序S6,以从液滴排出装置的液滴排出头排出液滴的液滴排出方式进行。在本实施方式中,作为液滴排出装置,使用喷墨打印机,由一个液滴排出装置形成催化剂图案、疏液部、绝缘膜,该喷墨打印机具备对一个头的多个喷嘴组分别供给多种液体(墨)那样的结构的液滴排出头(喷墨头)。
在表面处理工序S1,对于基板11的应该形成布线图案的面进行表面处理。在本实施方式中,作为表面处理,进行用于在基板表面生成作为亲水性基的氢氧基(OH基)的亲水化处理。作为表面处理,例如如图2(a)所示,进行对于基板11的表面的紫外线照射(存在氧气)或对于基板11的表面的氧等离子体照射。然后,在基板11的表面形成OH基。作为基板11,能够使用玻璃环氧基板和/或酚醛纸基板等刚性基板、聚酰亚胺和/或聚酯薄膜等柔性基板或玻璃基板等各种材料。
在催化剂图案形成工序S2,在进行了表面处理的基板11表面的应该形成布线图案12的位置(图3(a)中由点划线所示),如图2(b)所示,从作为液滴排出装置的液滴排出头的喷墨头14排出催化剂液13,描绘与布线图案12的形状一致的形状的催化剂图案15。作为催化剂液13,使用通过将担载有镀催化剂的偶联剂分散于溶剂而成的物质。具体地,使用在分子中具有可以担载作为镀催化剂的钯的官能团即氨基的硅烷偶联剂、例如烷基三烷氧基硅烷类(所谓的氨基系硅烷偶联剂)。并且,在基板11的表面形成的OH基与将硅烷偶联剂的烷氧基水解而得到的硅烷醇基(Si-OH)成为以氢键结合方式结合的状态。
在烧制工序S3,通过在非氧化氛围中对催化剂图案15进行烧制,来进行催化剂的活性化和对于基板11的紧密附着化(图2(c))。所谓非氧化氛围,指惰性气体氛围(例如氮气和/或氩气氛围)或还原氛围(例如在氮气和/或氩气中混合有氢气的氛围)。
并且,通过烧制,发生在基板11的表面形成的OH基与硅烷偶联剂的硅烷醇基(Si-OH)的脱水缩合反应,硅烷偶联剂与基板11成为以比氢键结合更强固的共价结合方式结合的状态。此外,在相邻的硅烷偶联剂的硅烷醇(Si-OH)之间也发生脱水缩合反应,相邻的硅烷偶联剂彼此也成为以强固的共价结合方式结合的状态。其结果,成为催化剂图案15相对于基板11能够维持充分的紧密附着性的状态。
为了使将偶联剂固定于基板11的脱水缩合反应顺利地进行,烧制温度大于等于100℃,优选大于等于120℃。如果分散有偶联剂的有机溶剂的沸点小于等于该温度,则烧制温度为大于等于100℃,优选小于等于120℃。但是,由于担载有催化剂的偶联剂在催化剂液13中的分散状态和/或催化剂液13从喷墨头14排出而着落于基板11表面时的濡湿扩散状态成为适合的状态的有机溶剂的沸点大于等于150℃,所以烧制温度优选是大于等于分散有偶联剂的有机溶剂的沸点的150~250℃。
在化学镀工序S4,通过中性化学镀铜进行镀铜,如图2(d)所示,在催化剂图案15上形成布线图案12。在中性化学镀铜中,使用以Co2+作为还原剂的中性化学镀铜液。在以甲醛作为还原剂的一般的化学镀铜中,由于镀液为强碱性(PH12~13),所以存在于偶联剂与基板表面之间的共价结合容易被阻断,使基板表面与催化剂图案15间的紧密附着性下降。但是,由于化学镀以中性化学镀进行,所以抑制了存在于偶联剂与基板表面之间的共价结合的阻断,避免了基板表面与催化剂图案15间的紧密附着性的下降。
在疏液部形成工序S5,在由化学镀工序S4形成的布线图案12上的应该形成接触部的位置(参照图3(b)),如图2(e)所示,从喷墨头14排出对于用于形成绝缘膜的墨具有疏液性的疏液剂16而形成疏液部17。
作为疏液剂16,使用使氟树脂溶解于溶剂而成的物质、使疏水处理用硅烷溶解于溶剂而成的物质或硅油等。作为使氟树脂溶解于溶剂而成的物质的具体例,例如能够使用住友スリ一エム公司制造的“EGC1720”(使氟树脂以0.1wt%溶解于HFE(氢氟醚)溶剂中而成的物质)。在此情况下,通过在HFE中适宜混合乙醇类、碳化氢类、酮类、乙醚类、酯类溶剂,可以调整为从喷墨头14能够稳定地排出。
作为使疏水处理用硅烷溶解于溶剂而成的物质,举出使作为烷基硅烷类之一的、例如十八烷基三甲氧基硅烷溶解于使水饱和的二甲苯等芳香族类溶剂中而成的物质。此外,举出使作为氟代烷基硅烷类之一的、例如1H,1H,2H,2H-全氟正癸基三甲氧基硅烷溶解于常温常压下为液体的氟类化合物的例如α,α,α-三氟甲苯而成的物质。
在绝缘膜形成工序S6,如图2(f)所示,在基板11上的除了疏液部17之外的位置,从喷墨头14排出用于形成绝缘膜19的墨18,形成绝缘膜19,之后进行烧制。其结果,基板11成为在除了疏液部17之外的部分形成有绝缘膜19的状态。作为用于形成绝缘膜19的墨18,例如使用将市售的聚酰亚胺涂料(デユポン公司制,产品名为“パイルM L”)用溶剂(N-甲基-2-吡咯酮)进行稀释,并调整粘度而成的物质。墨滴着落于亲墨性的基板11表面以及布线图案12之后濡湿扩散,疏液部17以外的部分全部由墨18覆盖。此外,此外,墨18的表面,通过自调平效应而变得平坦。用液滴排出装置进行几次墨18的重复涂敷。并且,通过烧制进行溶剂的除去和聚酰亚胺的固化。
在绝缘膜表面处理工序S7,如图2(g)所示,对绝缘膜19整体以及疏液部17进行由受激准分子激光器(例如在172nm具有发光中心波长的氙气激励准分子灯)实现的紫外线照射(照射时间:5~10分钟)。其结果,绝缘膜19在表面形成OH基而进行表面改性。此外,疏液部17完全地被除去(消失)而绝缘膜19成为在疏液部17所存在的部分形成有孔20的状态。
在催化剂图案形成工序S8,如图2(h)所示,在进行了表面处理的绝缘膜19上的应该形成第2层的布线图案21的位置,从喷墨头14排出催化剂液13而描绘与布线图案21的形状一致的形状的催化剂图案22。催化剂液13不被排出到除去疏液部17而成的孔20。
在烧制工序S9,通过在与催化剂图案15的烧制工序S3同样的条件下、在非氧化氛围中对催化剂图案22进行烧制,来进行催化剂的活性化和对于绝缘膜19的紧密附着化(图2(i))。
接着,实施化学镀工序S10,在与形成布线图案12时同样的条件下,通过中性化学镀铜而进行镀铜。并且,如图2(j)所示,在催化剂图案22上形成第2层的布线图案21,并且形成将由绝缘膜19被覆的第1层的布线图案12与第2层的布线图案21相连接的接触部23。接触部23,通过在第1层的布线图案12的表面上不隔着催化剂图案22地直接析出成长而形成。并且,接触部23在成长过程中成为与在催化剂图案22上析出的第2层布线图案21金属键合的状态而进行成长。
以上,具备2层布线图案12、21的积层基板24的制造结束。在制造具备3层以上的布线图案12、21的积层基板24的情况,通过在第2层的化学镀工序S10结束后,与布线图案的层数对应地重复从疏液部形成工序S5到化学镀工序S10为止的各工序,能够制造期望的积层基板24。
根据上述实施方式的积层基板24的制造方法,能够获得以下的效果。
(1)在从喷墨头14在布线图案12上排出对于形成绝缘膜19的墨具有疏液性的疏液剂而配置疏液部17的状态下,在疏液部17所存在的以外的位置从喷墨头14排出形成绝缘膜19的墨而形成绝缘膜19。并且,在疏液部17消失后,通过化学镀,形成将夹持绝缘膜19而形成的布线图案12、21电连接的接触部23以及布线图案21。因此,由于在形成绝缘膜19之后,不需要光刻、蚀刻以及打孔工序,所以能够使积层基板24的制造工序变得简单。此外,能够在精确良好地除去布线图案12上的应该形成接触部23的位置的状态下形成绝缘膜19。其结果,能够在抑制了接触部23的剖面积和/或形成位置的偏差的状态下,形成积层结构,该接触部23将在夹持绝缘膜19而绝缘的状态下配置的布线图案12、21电连接。此外,由于与从喷墨头在基板或绝缘膜上排出导电性墨并使之干燥而形成布线图案和/或接触部(导电柱)的方法不同,不使用高价格的导电性墨而形成布线图案12、21和/或接触部23,所以能够降低制造成本。
(2)作为形成第1层的布线图案12的工序,包括表面处理工序S1、催化剂图案形成工序S2、烧制工序S3、化学镀铜工序S4。此外,作为形成第2层的布线图案21以及将第1层的布线图案12与第2层的布线图案21电连接的接触部23的工序,包括疏液部形成工序S5、绝缘膜形成工序S6、绝缘膜表面处理工序S7、催化剂图案形成工序S8、烧制工序S9、化学镀铜工序S10。并且,催化剂图案形成工序S2、S8、疏液部形成工序S5、绝缘膜形成工序S6,以从喷墨头14排出液滴的液滴排出方式进行。因此,只要使用具备多个液体排出头的装置和/或具备对一个头的多个喷嘴组分别供给多种液体(墨)那样的结构的液滴排出头的装置作为液滴排出装置,通过仅更换控制涂敷图案的电子文件(位图),便能够由一个液滴排出装置形成催化剂图案、疏液部、绝缘膜。其结果,可以实现制造期间的缩短化以及制造成本的降低化。此外,通过在第2层的化学镀工序S10结束之后,与布线图案的层数对应地重复从疏液部形成工序S5到化学镀工序S10为止的各工序,能够制造具备3层以上的布线图案12、21的积层基板24。
(3)烧制工序,通过在非氧化氛围中加热基板11而进行担载有形成催化剂图案15、22的钯(Pd)的偶联剂的烧制。因此,与在大气下进行偶联剂的烧制的情况不同,防止了钯的一部分成为氧化钯(PdO)的情况,提高了布线图案12、21与布线图案形成区域的紧密附着性。
(4)绝缘膜表面处理工序S7,进行由受激准分子激光器实现的紫外线照射。因此,能够用同一工艺简单地进行使绝缘膜19的表面成为与催化剂图案15、22的亲和性良好的状态的处理和疏液部17的消失。
(5)化学镀,通过中性化学镀铜进行。因此,与化学镀铜液为以甲醛作为还原剂的强碱性的情况不同,能够避免因镀液使得偶联剂与基板11表面或绝缘膜19表面的紧密附着性的降低。此外,与镀液为强碱性的情况相比,由于对环境造成的负荷小,在半导体的可靠性上成为问题的碱金属离子的含有量也少,所以也容易应用于半导体器件。
(6)接触部23,以在布线图案12的表面上不隔着催化剂图案22而直接析出的方式形成。因此,与使将导电性墨干燥而形成的墨滴结合来形成接触部23的情况相比,布线图案12与接触部23的接合部的电阻变小。
而且,上述实施方式也可以如以下那样改变。
·不限于在基板的单面形成有积层结构的多层布线板,而也可以应用于在基板的两面形成有积层结构的多层布线板。当制造在两面形成有积层结构的多层布线板的情况下,不限于对基板11的两面进行与上述实施方式同样的工序的制造方法。例如,也可以制造下述的、图4(b)所示的积层基板24:作为基板11,使用如图4(a)所示、形成于基板11的孔25由金属膏和/或导电性墨等导电材料26填充的基板,对其两面进行与上述实施方式同样的工序,在基板11的两面形成积层结构。
·在多层布线板的第1层为接地层用的整面图案的情况下,也可以使用单面铜箔基板或两面铜箔基板作为基板,并且从上述实施方式的疏液部形成工序S5开始制造。此外,也可以以使用铜箔基板而形成有第1层的布线图案的布线基板为基础,从上述实施方式的疏液部形成工序S5开始制造,通过与布线图案32的层数对应地重复从疏液部形成工序S5到化学镀工序S10为止的各工序,来制造积层基板24。
·积层基极不限于一般的多层布线板,而也可以应用于以IC芯片作为基板而在IC芯片上直接形成积层结构的情况。例如,如图5(a)所示,使用形成至焊盘31为止的IC芯片30作为基板,与布线图案32的层数对应地重复从疏液部形成工序S5到化学镀工序S10为止的各工序。焊盘31是通过大马士革(damascene)工艺形成的铜焊盘。并且,如图5(b)所示,在IC芯片30上形成布线图案32、接触部33以及作为布线图案的焊盘34。
·表面处理工序S1,只要对基板11的至少应该形成布线图案12的位置进行表面处理即可,也可以代替对基板11的表面整体进行,而例如仅对应该形成一方的布线图案12的位置实施表面处理。
·烧制工序,也可以代替在非氧化氛围中进行烧制,而是空气存在下(例如大气下)的烧制。但是,优选非氧化氛围这一方。
·绝缘膜表面处理工序S7中的紫外线照射的紫外光,不限于中心波长为172nm的受激准分子光,而也可以使用中心波长为248nm的氟化氪激光和/或中心波长为193nm的氟化氩激光。此外,不限于由受激准分子激光器进行的紫外线照射,而也可以用受激准分子激光器以外的方法进行紫外线照射。
·作为使绝缘膜19的表面成为与催化剂液13的亲和性良好的状态的处理,也可以进行未必能够同时良好地进行疏液部17的除去的处理,而另外进行疏液部17的除去处理。
·催化剂液13中所使用的硅烷偶联剂,不限于具有氨基作为可以担载作为镀催化剂的钯的官能基的物质,而例如也可以是具有咪唑基的物质。
·在催化剂图案形成工序S2、S8,不限于将担载有镀催化剂的偶联剂分散于溶剂而成的催化剂液13排出到基板11上或绝缘膜19上而形成催化剂图案15的方法。例如,也可以将可以担载镀催化剂(钯)的偶联剂(硅烷偶联剂)溶液排出到基板11上或绝缘膜19上而形成硅烷偶联剂层,之后实施Pd催化剂化处理而形成催化剂图案15、22。
·镀催化剂的催化剂金属不限于钯,而也可以是钯以外的贵金属、例如金。
·化学镀铜,不限于中性化学镀铜,而例如也可以是化学镀铜液使用以甲醛作为还原剂的强碱性的镀液的化学镀铜。
·化学镀,不限于化学镀铜,而例如也可以是化学镀金和/或化学镀银。但是,化学镀金和/或化学镀银与化学镀铜相比成本变高。
·不限于在布线图案12、21、32的金属表面上不隔着催化剂图案15、22地直接析出而形成接触部23的方法,而也可以使之隔着催化剂图案15、22而析出。
Claims (6)
1.一种积层基板的制造方法,该积层基板具有2层布线图案,该2层布线图案夹持绝缘膜而形成并且由贯通前述绝缘膜的接触部相互电连接,其特征在于,该积层基板的制造方法通过下述过程而进行:
在从液滴排出头在一方的布线图案上排出疏液剂而配置了疏液部的状态下,在前述疏液部所存在的位置以外的位置从液滴排出头排出形成前述绝缘膜的墨而形成前述绝缘膜,之后,在除去了前述疏液部后,通过化学镀形成前述接触部以及另一方的布线图案,所述疏液剂对于形成前述绝缘膜的墨具有疏液性。
2.根据权利要求1所述的积层基板的制造方法,其中:
前述一方的布线图案的形成包括:
表面处理工序,对基板的至少应该形成前述布线图案的位置进行表面处理;
催化剂图案形成工序,在应该形成前述布线图案的位置,从液滴排出头排出催化剂液;
烧制工序,对前述催化剂图案进行烧制;以及
化学镀工序,在前述烧制后的催化剂图案上,通过化学镀形成前述一方的布线图案;
前述接触部以及前述另一方的布线图案的形成包括:
疏液部形成工序,在由前述化学镀工序形成的前述一方的布线图案上的应该形成前述接触部的位置,从液滴排出头排出对于形成前述绝缘膜的墨具有疏液性的疏液剂;
绝缘膜形成工序,在前述基板上的前述疏液部所存在的位置以外的位置,从液滴排出头排出形成前述绝缘膜的墨,之后进行烧制;
绝缘膜表面处理工序,在前述疏液部被除去的条件下,同时进行前述绝缘膜的表面处理以及前述疏液部的除去;
催化剂图案形成工序,在进行了表面处理的前述绝缘膜上的应该形成布线图案的位置,从液滴排出头排出催化剂液;
烧制工序,对前述催化剂图案进行烧制;以及
化学镀工序,通过化学镀在前述催化剂图案上形成前述另一方的布线图案以及前述接触部。
3.根据权利要求2所述的积层基板的制造方法,其中:
前述催化剂图案用担载有钯的偶联剂形成,前述烧制工序在非氧化氛围中进行烧制。
4.根据权利要求2或3所述的积层基板的制造方法,其中:
前述绝缘膜表面处理工序,进行由受激准分子激光器实现的紫外线照射。
5.根据权利要求3或4所述的积层基板的制造方法,其中:
前述化学镀是中性化学镀铜。
6.根据权利要求2~5中的任意一项所述的积层基板的制造方法,其中:
前述接触部,以在前述一方的布线图案的表面上不隔着前述催化剂图案而直接析出的方式形成。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP292729/2009 | 2009-12-24 | ||
JP2009292729A JP2011134879A (ja) | 2009-12-24 | 2009-12-24 | ビルドアップ基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN102137550A true CN102137550A (zh) | 2011-07-27 |
Family
ID=44187885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2010106135146A Pending CN102137550A (zh) | 2009-12-24 | 2010-12-24 | 积层基板的制造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20110159207A1 (zh) |
JP (1) | JP2011134879A (zh) |
CN (1) | CN102137550A (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105499069A (zh) * | 2014-10-10 | 2016-04-20 | 住友重机械工业株式会社 | 膜形成装置及膜形成方法 |
CN107004637A (zh) * | 2014-12-19 | 2017-08-01 | 出光兴产株式会社 | 导体组合物油墨、层叠布线构件、半导体元件和电子设备以及层叠布线构件的制造方法 |
CN107835974A (zh) * | 2015-06-30 | 2018-03-23 | 3M创新有限公司 | 包括通孔的电子设备以及形成此类电子设备的方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3317753B1 (en) * | 2015-06-30 | 2022-11-02 | 3M Innovative Properties Company | Patterned overcoat layer |
JP7280011B2 (ja) * | 2017-07-27 | 2023-05-23 | 株式会社レゾナック | 半導体装置製造用部材の製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5077085A (en) * | 1987-03-06 | 1991-12-31 | Schnur Joel M | High resolution metal patterning of ultra-thin films on solid substrates |
US20060024431A1 (en) * | 2004-07-27 | 2006-02-02 | Fuji Electric Device | Method of manufacturing a disk substrate for a magnetic recording medium |
CN101325175A (zh) * | 2007-06-14 | 2008-12-17 | 精工爱普生株式会社 | 接触孔、导电接线柱形成法、多层布线基板的制造方法 |
US20080307991A1 (en) * | 2007-06-15 | 2008-12-18 | Sony Corporation | Method for producing metal thin film |
TW200913835A (en) * | 2007-06-29 | 2009-03-16 | Uyemura & Amp Co Ltd C | Wiring substrate manufacturing method |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3925283B2 (ja) * | 2002-04-16 | 2007-06-06 | セイコーエプソン株式会社 | 電子デバイスの製造方法、電子機器の製造方法 |
US20080311285A1 (en) * | 2007-06-14 | 2008-12-18 | Seiko Epson Corporation | Contact hole forming method, conducting post forming method, wiring pattern forming method, multilayered wiring substrate producing method, electro-optical device producing method, and electronic apparatus producing method |
JP4375466B2 (ja) * | 2007-09-21 | 2009-12-02 | セイコーエプソン株式会社 | 導電ポスト形成方法、多層配線基板の製造方法及び電子機器の製造方法 |
-
2009
- 2009-12-24 JP JP2009292729A patent/JP2011134879A/ja active Pending
-
2010
- 2010-12-20 US US12/973,201 patent/US20110159207A1/en not_active Abandoned
- 2010-12-24 CN CN2010106135146A patent/CN102137550A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5077085A (en) * | 1987-03-06 | 1991-12-31 | Schnur Joel M | High resolution metal patterning of ultra-thin films on solid substrates |
US20060024431A1 (en) * | 2004-07-27 | 2006-02-02 | Fuji Electric Device | Method of manufacturing a disk substrate for a magnetic recording medium |
CN101325175A (zh) * | 2007-06-14 | 2008-12-17 | 精工爱普生株式会社 | 接触孔、导电接线柱形成法、多层布线基板的制造方法 |
US20080307991A1 (en) * | 2007-06-15 | 2008-12-18 | Sony Corporation | Method for producing metal thin film |
TW200913835A (en) * | 2007-06-29 | 2009-03-16 | Uyemura & Amp Co Ltd C | Wiring substrate manufacturing method |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105499069A (zh) * | 2014-10-10 | 2016-04-20 | 住友重机械工业株式会社 | 膜形成装置及膜形成方法 |
CN107004637A (zh) * | 2014-12-19 | 2017-08-01 | 出光兴产株式会社 | 导体组合物油墨、层叠布线构件、半导体元件和电子设备以及层叠布线构件的制造方法 |
US10026624B2 (en) | 2014-12-19 | 2018-07-17 | Idemitsu Kosan Co., Ltd. | Conductor composition ink, laminated wiring member, semiconductor element and electronic device, and method for producing laminated wiring member |
CN107004637B (zh) * | 2014-12-19 | 2018-12-25 | 出光兴产株式会社 | 层叠布线构件及制造方法、油墨、半导体元件和电子设备 |
CN107835974A (zh) * | 2015-06-30 | 2018-03-23 | 3M创新有限公司 | 包括通孔的电子设备以及形成此类电子设备的方法 |
CN107835974B (zh) * | 2015-06-30 | 2021-07-16 | 3M创新有限公司 | 包括通孔的电子设备以及形成此类电子设备的方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2011134879A (ja) | 2011-07-07 |
US20110159207A1 (en) | 2011-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1284431C (zh) | 多层布线基板的制造方法 | |
KR100788445B1 (ko) | 전자 기판의 제조 방법, 반도체 장치의 제조 방법, 및 전자기기의 제조 방법 | |
CN1194588C (zh) | 毫微叠层薄膜电路材料 | |
JP2008508703A (ja) | 電子回路アセンブリの製造方法 | |
CN102137550A (zh) | 积层基板的制造方法 | |
US20080197501A1 (en) | Interconnection substrate and semiconductor device, manufacturing method of interconnection substrate | |
US8391017B2 (en) | Thin-film capacitor structures embedded in semiconductor packages and methods of making | |
KR20050027003A (ko) | 패턴 형성 방법, 도전성 박막, 전기 광학 장치, 및 전자기기 | |
KR20100054725A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
JP4478401B2 (ja) | 回路基板、電子装置、及び回路基板の製造方法 | |
WO2000035260A1 (fr) | Procede de fabrication d'un substrat ceramique | |
KR100810674B1 (ko) | 전자 디바이스 및 전자 디바이스의 제조 방법 | |
JP2010171275A (ja) | 多層セラミック基板およびこれを用いた電子部品並びに多層セラミック基板の製造方法 | |
JP2005057140A (ja) | 多層配線基板とその製造方法 | |
KR100771783B1 (ko) | 무수축 세라믹 기판의 제조방법 | |
CN115052428A (zh) | 一种高精密多层线路板中金属立柱的制造方法 | |
JP2006019451A (ja) | プリント配線板用層間絶縁層およびプリント配線板 | |
JP3823457B2 (ja) | セラミックス配線基板の製造方法 | |
JP4637389B2 (ja) | 多層配線基板の製造方法 | |
US20100270646A1 (en) | Thin-film capacitor structures embedded in semiconductor packages and methods of making | |
JP4772132B2 (ja) | コンデンサ素子内蔵多層配線基板 | |
JP6001439B2 (ja) | 配線基板および実装構造体 | |
KR101205837B1 (ko) | 다층의 무소결 세라믹 기판의 층간 접속 구조 형성 방법 | |
JP4936756B2 (ja) | 多層配線基板内蔵用セラミックコンデンサ素子の製造方法 | |
JPH09139558A (ja) | ベアチップ実装基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20110727 |