CN102122963B - 一种dtmb系统中qc-ldpc码的编码器和编码方法 - Google Patents

Abstract

本发明涉及一种解决数字地面电视广播(Digital Television Terrestrial Multimedia Broadcasting，DTMB)系统中3种不同码率QC-LDPC码编码的方案，其特征在于，所述系统的QC-LDPC码的编码器主要由任务调度模块、桶形移位累加电路、线性反馈移位寄存器电路、卷积和电路、修改的移位寄存器加累加电路和重新排序拼接电路六部分组成。

Description

一种DTMB系统中QC-LDPC码的编码器和编码方法

技术领域

本发明涉及数字地面电视广播(Digital Television Terrestrial Multimedia Broadcasting，DTMB)技术，特别涉及一种DTMB系统中QC-LDPC码编码器的高效实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验(Low-Density Parity-Check，LDPC)码以其逼近Shannon限的优异性能和可高速并行译码成为信道编码领域的研究热点。准循环LDPC码(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码，其编码可采用移位寄存器加累加(Shift-Register-Adder-Accumulator，SRAA)方法，译码可部分并行实现。QC-LDPC码的编/译码器实现起来都比较简单，且允许在编/译码速度与资源消耗之间灵活折中，因此备受青睐。目前，QC-LDPC码已广泛应用于IEEE 802.11n，802.16e和中国的数字地面电视广播DTMB等标准。

SRAA编码方法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由((t-c)×t)个(b×b)阶循环矩阵G_i，j(1≤i≤t-c，1≤j≤t)构成的阵列。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。SRAA法完成一次编码需要(t-c)b个时钟周期，需要2cb个触发器、cb个二输入与门和cb个二输入异或门。此外，还需要(t-c)cb比特ROM存储循环矩阵的首行。

DTMB标准采用了3种不同码率的QC-LDPC码，3种码率分别是η＝0.4、η＝0.6、η＝0.8。对于这3种QC-LDPC码，均有t＝59和b＝127。3种码率对应的参数c分别是c_0.4＝35、c_0.6＝23、c_0.8＝11。如果采用SRAA编码方法，那么3种码率所需的编码时间分别是3048、4572和6096个时钟周期。逻辑资源需要8890个触发器、4445个二输入与门和4445个二输入异或门，这是由码率η＝0.4对应的参数c_0.4＝35决定的。此外，3种码率共需278,892比特ROM存储循环矩阵的首行。

发明内容

本发明的主要目的在于，提供一种适合于DTMB标准采用的3种不同码率QC-LDPC码的编码器。该编码器实现简单，主要由任务调度模块、桶形移位累加电路、线性反馈移位寄存器电路、卷积和电路、修改的移位寄存器加累加电路和重新排序拼接电路六部分组成。除预处理外，整个编码过程分7步完成：第1步调用桶形移位累加电路执行稀疏矩阵与向量的乘法运算；第2步和第6步调用线性反馈移位寄存器电路执行后向代入运算；第3步和第5步调用卷积和电路执行卷积运算；第4步调用修改的移位寄存器加累加电路执行高密度矩阵与向量的乘法运算；第7步调用重新排序拼接电路，对校验向量p简单重新排序后与信息向量s拼接，组成并输出整个码字v。

该编码器能在明显提高编码速度的同时有效减少存储器和逻辑资源的需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1是本发明所述行列交换后校验矩阵H的近似下三角结构示意图；

图2是本发明所述行列交换后校验矩阵H中的下三角矩阵T的构成；

图3是DTMB标准中兼容3种码率的QC-LDPC码编码流程图；

图4是本发明所述桶形移位累加电路的原理框图；

图5是本发明所述桶形移位器的流水线结构；

图6是本发明所述线性反馈移位寄存器电路的结构框图；

图7是码率η＝0.4时计算向量x的卷积和电路的功能框图；

图8是码率η＝0.6时计算向量x的卷积和电路的功能框图；

图9是码率η＝0.8时计算向量x的卷积和电路的功能框图；

图10是本发明所述修改的移位寄存器加累加电路的功能框图；

图11是本发明所述计算向量y的子向量y′时卷积和电路的功能框图；

图12是本发明所述复合型卷积和电路的功能框图；

图13是本发明所述DTMB标准中兼容3种码率的QC-LDPC码编码器整体结构；

图14是本发明所述编码器各组成部分以及整个电路的硬件资源消耗；

图15是各编码步骤以及整个编码过程所需的处理时间；

图16比较了传统SRAA编码方法与本发明的编码速度和资源消耗。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行(首行是末行)循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列(首列是末列)循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行(或首列)来表征。循环矩阵的行重和列重相同，记作w。如果w＝0，那么该循环矩阵是全零矩阵。如果w＝1，那么该循环矩阵是可置换的，称为置换矩阵，它可通过对单位矩阵I循环右移l位得到，记作I^l。QC-LDPC码的校验矩阵H是由(c×t)个(b×b)阶循环矩阵H_i，j(1≤i≤c，1≤j≤t)构成的如下阵列：

对于DTMB标准，前c列循环矩阵对应的是校验向量p，后t-c列循环矩阵对应的是信息向量s。DTMB标准采用了3种不同码率的QC-LDPC码，3种码率分别是η＝0.4、η＝0.6、η＝0.8。对于这3种QC-LDPC码，校验矩阵H中的所有循环矩阵要么是全零矩阵(w＝0)要么是置换矩阵(w＝1)，且t＝59和b＝127。这3种QC-LDPC码的码字长度相同，删除了校验矩阵H前5列对应的5比特校验位，等于t×b-5＝7488比特。3种码率对应的参数c分别是c_0 4＝35、c_0.6＝23、c_0.8＝11。

首先对校验矩阵H进行预处理，通过行列交换操作将其变换成近似下三角形状，如图1所示。注意，行列交换是以循环矩阵为基本单位，不改变每个循环矩阵的内部构成。行列交换的过程非常简单：首先将校验矩阵H的第c列循环矩阵放在首列(η＝0.4无此操作)，然后整体交换左边c列和右边t-c列循环矩阵，最后将最上面的u行循环矩阵放在最下面。u反映了校验矩阵H与下三角矩阵的接近程度，3种码率对应的参数u都是u＝3。行列交换后，信息向量s在前，校验向量p在后，且校验向量内部稍作重排。

在图1中，所有矩阵的单位都是b比特而不是1比特。矩阵A的阶数是(c-3)b×(t-c)b，矩阵B的阶数是(c-3)b×3b，下三角矩阵T的阶数是(c-3)b×(c-3)b，矩阵C的阶数是3b×(t-c)b，矩阵D的阶数是3b×3b，矩阵E的阶数是3b×(c-3)b。

作为校验矩阵H的组成部分，既然校验矩阵H是稀疏的，那么矩阵A和C也是稀疏的。

对于这3种QC-LDPC码，校验矩阵H行列交换完毕后，其右上角的下三角矩阵T的构成都如图2所示。在下三角矩阵T中，主对角线上的循环矩阵都是相同的置换矩阵I¹，主对角线下面第一条对角线上的循环矩阵都是相同的置换矩阵I³²，主对角线下面第二条对角线上的循环矩阵都是相同的置换矩阵I¹⁰⁴。除此之外，下三角矩阵T中的其它地方均为全零矩阵0。

对于码率η＝0.4、η＝0.6和η＝0.8，矩阵E最后面3列循环矩阵构成的子矩阵E′分别是

$E_{0.4}^{\′}=\left[\begin{array}{ccc}{I}^{67}& I^{41}& I^{21}\\ 0& I^{67}& I^{41}\\ 0& 0& I^{67}\end{array}\right]---\left(2\right)$

$E_{06}^{\′}=\left[\begin{array}{ccc}0& I^{24}& I^{116}\\ 0& 0& I^{24}\\ 0& 0& 0\end{array}\right]---\left(3\right)$

$E_{0.8}^{\′}=\left[\begin{array}{ccc}0& I^{83}& I^5\\ 0& 0& I^{83}\\ 0& 0& 0\end{array}\right]---\left(4\right)$

而其余各列上的循环矩阵均为0。

对于码率η＝0.4、η＝0.6和η＝0.8，矩阵B最上面3行循环矩阵构成的子矩阵B′完全相同，均为

$B^{\′}=\left[\begin{array}{ccc}0& I^{104}& I^{32}\\ 0& 0& I^{104}\\ 0& 0& 0\end{array}\right]---\left(5\right)$

当码率η＝0.6和η＝0.8时，矩阵B其余各行的所有循环矩阵均为0；当码率η＝0.4时，在矩阵B其余各行的所有循环矩阵中，只有第1列上的4个循环矩阵非零，它们分别是

B_7，1＝I¹²⁶ B_15，1＝I⁴⁰ B_18，1＝I¹⁸ B_32，1＝I⁰             (6)

其中，下标的第一维和第二维分别表示循环矩阵在矩阵B中的行号和列号。

在图1所示的校验矩阵H对应的码字v中，信息向量s在前，校验向量p在后。以b比特为一段，信息向量s被等分为t-c段，即s＝(s₁，s₂，...，s_t-c)，校验向量p被等分为c段，即p＝(p₁，p₂，...，p_c)。信息段s_i(1≤i≤t-c)的b比特对应校验矩阵H的第i列循环矩阵的b列，校验段p_j(1≤j≤c)的b比特对应校验矩阵H的第t-c+j列循环矩阵的b列。矩阵A和C对应信息向量s＝(s₁，s₂，...，s_t-c)，矩阵B和D对应部分校验向量p_x＝(p₁，p₂，p₃)，矩阵T和E则对应余下的校验向量p_y＝(p₄，p₅，...，p_c)。p＝(p_x，p_y)，v＝(s，p)。上述矩阵和向量满足如下关系：

p_x ^T＝Φ(ET^-1As^T+Cs^T)                       (7)

p_y ^T＝T^-1(As^T+Bp_x ^T)                         (8)

其中，Φ＝(ET^-1B+D)^-1，上标^T和^-1分别表示转置和逆。众所周知，循环矩阵的逆、乘积、和仍然是循环矩阵。因此，Φ也是由循环矩阵构成的阵列。然而，虽然矩阵E、T、B和D都是稀疏矩阵，但Φ不再稀疏而是高密度的。

根据式(7)和(8)，图3给出了DTMB标准中QC-LDPC码的编码流程图，适用于3种码率。具体的编码过程主要由以下步骤组成：

第1步，计算向量f^T＝As^T和m^T＝Cs^T。

第2步，计算向量q^T＝T^-1f^T。

第3步，计算向量x^T＝Eq^T+m^T。

第4步，计算向量p_x ^T＝Φx^T。

第5步，计算向量y^T＝Bp_x ^T+f^T。

第6步，计算向量p_y ^T＝T^-1y^T。

第7步，对校验向量p＝(p_x，p_y)适当重新排序，并与信息向量s拼接，得到整个码字v并输出。

根据以上步骤，我们能观察到以下几点：

1.因为矩阵A和C都是稀疏校验矩阵H的一部分，继承了稀疏性，所以第1步涉及稀疏矩阵与向量的乘法运算。

2.矩阵T是下三角矩阵，故可采用后向代入的方法降低第2步和第6步的计算复杂度。

3.矩阵E和B都继承了校验矩阵H的稀疏性，第3步和第5步可采用稀疏矩阵与向量的乘法运算实现。此外，由式(2)、(3)、(4)和(5)可知，矩阵E和B还有很多特殊性和共性。这些性质决定了第3步和第5步可采用简单的卷积运算实现。

4.因为矩阵Φ是高密度矩阵，所以第4步是高密度矩阵与向量的乘法运算。

5.第7步根据预处理时校验矩阵H的列交换过程进行逆操作，恢复码字的正常顺序。

下面，详细介绍各步骤的具体实现方法以及关键运算对应的电路结构，并给出编码器的整体电路结构。

第1步，计算向量f＝(f₁，f₂，...，f_c-3)和m＝(m₁，m₂，m₃)。对于1≤i≤c-3，f_i是向量f的第i段连续b比特。对于1≤i≤3，m_i是向量m的第i段连续b比特。计算向量f的公式f^T＝As^T与计算向量m的公式m^T＝Cs^T可合并为

[fm]^T＝[A^TC^T]^Ts^T                      (9)

令w＝[fm]，U＝[A^TC^T]^T，则有

w^T＝Us^T                               (10)

向量f和m由上式一并求出。对于1≤i≤c，令U_i是由矩阵U第i行所有(t-c)个循环矩阵构成的子矩阵，w_i是向量w的第i段连续b比特，则由上式推导可得

w_i ^T＝U_is^T                             (11)

因为矩阵U_i是校验矩阵H的一部分，位于校验矩阵H的最左边(t-c)b列，所以U_i＝[H_i，1 H_i，2…H_i，i-c]。又因为校验矩阵H中的循环矩阵要么是全零矩阵要么是置换矩阵，所以矩阵U_i可表示为

$U_i=[I^{l_{i,1}}{I}^{l_{i,2}}\·\·\·I^{l_{i,t-c}}]---\left(12\right)$

其中，l_i，j(1≤i≤c，1≤j≤t-c)是循环矩阵H_i，j的循环右移位数，且l_i，j∈{∞，0，1，…，b-1}。注意，当l_i，j＝∞时，

我们先讨论式(12)中的所有循环右移位数都不等于∞，也就是所有循环矩阵都是置换矩阵的情况，在此基础上再给出有些循环矩阵是全零矩阵时的处理方法。将式(12)代入式(11)并展开

${w_i}^T=[I^{l_{i,1}}{I}^{l_{i,2}}\·\·\·I^{l_{i,i-c}}]{[s_1{s}_2\·\·\·s_{t-c}]}^T$ $\left(13\right)$

$=I^{l_{i,1}}{s}_1^T+I^{l_{i,2}}{s}_2^T+\·\·\·+I^{l_{i,i-c}}{s}_{t-c}^T$

对于1≤j≤t-c，上式中的第j项

表示对信息向量s的第j段s_j循环右移l_i，j位。由式(13)可知，向量w的第i段w_i可随着信息向量s的分段输入而逐步计算出来。对于1≤k＜t-c，当第k步结束时，累加和

被求出并被存储在一个寄存器中。在第(k+1)步，第(k+1)段信息s_k+1被循环右移l_i，k+1位。移位结果与之前的累加和

相加，得到新的累加和

并被存储在同一个寄存器中。当第(t-c)步结束时，寄存器存储的累加和恰好就是向量w的第i段w_i。

根据上述过程可知，向量w的第i段w_i可用一个桶形移位累加(Barrel-Shifter-Accumulator，BSA)电路求出。图4是BSA电路的原理框图。BSA电路由1个b比特的桶形移位器、1个b比特的二输入异或门和1个b比特的累加寄存器组成。桶形移位器根据指定的循环右移位数对输入的b比特数据进行循环右移，二输入异或门对桶形移位器的b比特输出和累加寄存器的b比特内容进行模2加，累加寄存器存储二输入异或门的b比特输出。运算结束时，累加寄存器的内容即为运算结果。

在图4中，累加寄存器被初始化为全零。当第1段信息s₁及相应的循环右移位数l_i，1被送入BSA电路时，桶形移位器会输出移位结果

该移位结果与累加寄存器的内容(此时是0)相加，求和结果

存储在累加寄存器中。当第2段信息s₂及相应的循环右移位数l_i，2被送入BSA电路时，桶形移位器会输出移位结果该移位结果与累加寄存器的内容

相加，求和结果

存储在累加寄存器中。重复上述移位、加、存储的过程，直到整个信息向量s全部被送入BSA电路。此时，累加寄存器中存储的恰好就是向量w的第i段w_i。通过时分复用机制，只需一个BSA电路就能求出向量w的所有段：w₁，w₂，...，w_c，也就求出了向量f＝(w₁，w₂，...，w_c-3)和m＝(w_c-2，w_c-1，w_c)。

图5是图4中桶形移位器的流水线结构。对于1≤i≤c和1≤j≤t-c，0≤l_i，j≤b-1。循环右移位数l_i，j可写成如下二进制形式：

$l_{i,j}=\underset{k=1}{\overset{\mathrm{\ϵ}}{\mathrm{\Σ}}}{l}_{i,j,k}{2}^{k-1}---\left(14\right)$

其中，l_i，j，k等于0或1，且

ε＝ceil(log₂b)＝7                   (15)

其中，函数ceil(x)表示不小于x的最小整数。该流水线桶形移位器共分ε＝7级，固有延迟ε-1＝6个时钟周期。

流水线桶形移位器主要由7个b比特的循环右移电路、7个b比特的二选一选择器和6个b比特的寄存器组成。循环右移电路S₁～S₇分别对输入的b比特的数据循环右移1、2、4、8、16、32和64位，二选一选择器M₁～M₇根据各自的控制信号是0还是1选通两路b比特数据中的一路，寄存器R₁～R₆分别存储二选一选择器M₁～M₆的b比特输出，二选一选择器M₇的b比特输出为流水线桶形移位器的输出。

以计算式(13)中的第j项

为例。在第1级，如果l_i，j，1＝0，那么第j段信息s_j被原封不动地送入寄存器R₁；否则，它被循环右移1位后再被送入寄存器R₁。对于1＜k＜7，在第k级，如果l_i，j，k＝0，那么寄存器R_k-1的内容被原封不动地送入寄存器R_k；否则，它被循环右移2^k-1位后再被送入寄存器R_k。在最后一级，如果l_i，j，7＝0，那么寄存器R₆的内容被输出；否则，它被循环右移2⁶＝64位后再被输出。桶形移位器的最终输出即为

上述讨论是基于所有循环右移位数都不等于∞的假设。实际上，如果l_i，j＝∞，也就是说

那么式(13)中的第j项

就不参与累加。假设矩阵A和C中共有α个非零的置换矩阵，那么计算向量f和m共需α个时钟周期。对于码率η＝0.4、η＝0.6和η＝0.8，参数α分别是α_0.4＝166、α_0 6＝227和α_0 8＝261。

那么如何存储矩阵A和C中置换矩阵的信息呢？既然作为校验矩阵H的一部分，矩阵A和C是稀疏的，那么节约存储器的经济做法是只存储每个置换矩阵的必要信息，包括1比特的标志位，置换矩阵的列地址及其循环右移位数。可省略置换矩阵的行地址的原因是，矩阵A和C中的置换矩阵是逐行使用的，每用完一行，行地址加1。因此，只需1比特的标志位标示出该置换矩阵是否是该行最后一个置换矩阵即可。标志位等于0和1分别表示该置换矩阵不是和是该行最后一个置换矩阵。当标志位等于0时，行地址保持不变；当标志位等于1时，行地址加1。从图1可看出，置换矩阵列地址的宽度等于ceil(log₂(t-c))比特。由式(15)可知，循环右移位数占用了7比特。这3种必要信息有机地组织在一起，事先被存储于ROM中，每个置换矩阵使用了τ比特的ROM，其中

τ＝1+ceil(log₂(t-c))+7＝8+ceil(log₂(t-c))          (16)

对于码率η＝0.4、η＝0.6和η＝0.8，参数τ分别是τ_0 4＝13、τ_0.6＝14和τ_0 8＝14。为便于存储在一起，码率η＝0.4的列地址也取6比特，最高位补0。这样，3种码率统一取τ＝14。

从图4和5可看出，一个完整的BSA电路主要由7b＝7×127＝889个触发器和b＝127个二输入异或门组成。该电路完成了稀疏矩阵与向量的乘法。对于码率η＝0.4、η＝0.6和η＝0.8，计算向量f和m分别共需α_0.4＝166、α_0 6＝227和α_0 8＝261个时钟周期。对于3种码率，计算向量f和m共需(α_0.4+α_0.6+α_0 8)τ＝654×14＝9156比特的ROM。

第2步，计算向量q＝(q₁，q₂，...，q_c-3)。对于1≤i≤c-3，q_i是向量q的第i段连续b比特。计算向量q的公式q^T＝T^-1f^T等价于

f^T＝Tq^T                          (17)

如图2所示，在下三角矩阵T中，主对角线上的循环矩阵都是相同的置换矩阵I¹，主对角线下面第一条对角线上的循环矩阵都是相同的置换矩阵I³²，主对角线下面第二条对角线上的循环矩阵都是相同的置换矩阵I¹⁰⁴。除此之外，下三角矩阵T中的其它地方均为全零矩阵0。因此，式(17)具体为

上式可展开成如下方程组：

$\begin{array}{c}{q}_1^T=I^{-1}{f}_1^T\\ q_2^T=I^{31}{q}_1^T+I^{-1}{f}_2^T\\ q_3^T=I^{103}{q}_1^T+I^{31}{q}_2^T+I^{-1}{f}_3^T\\ q_4^T=I^{103}{q}_2^T+I^{31}{q}_2^T+I^{-1}{f}_4^T\\ .\\ .\\ .\\ q_{c-3}^T=I^{103}{q}_{c-5}^T+I^{31}{q}_{c-4}^T+I^{-1}{f}_{c-3}^T\end{array}---\left(19\right)$

其中，I^-1表示对单位矩阵I循环左移1位。式(19)中的任一等式都可写成如下迭代形式

$q_i^T=I^{103}{q}_{i-2}^T+I^{31}{q}_{i-1}^T+I^{-1}{f}_i^T---\left(20\right)$

其中，1≤i≤c-3，且 $q_{-1}^T=q_0^T=0.$

式(20)是一个典型的线性反馈系统，故可采用线性反馈移位寄存器(Linear Feedback ShiftRegister，LFSR)电路来计算向量q。图6是LFSR电路的功能框图。LFSR电路由1个b比特的循环左移电路、2个b比特的二输入异或门、2个b比特的循环右移电路和2个b比特的寄存器组成。循环左移电路对输入的b比特数据循环左移1位，二输入异或门X₀对循环左移电路的b比特输出和寄存器R₀的b比特内容进行模2加，二输入异或门X₀的b比特输出一方面被输出LFSR电路，另一方面被反馈送入2个b比特的循环右移电路，循环右移电路S₀对输入的b比特数据循环右移31位，循环右移电路S₁对输入的b比特数据循环右移103位，二输入异或门X₁对循环右移电路S₀的b比特输出和寄存器R₁的b比特内容进行模2加，寄存器R₀存储二输入异或门X₁的b比特输出，寄存器R₁存储循环右移电路S₁的b比特输出。

在图6中，所有的寄存器被初始化为全零。当向量f的第1段f₁被送入LFSR电路时，它被循环左移1位，移位结果与寄存器R₀的内容(此时是0)相加。求和结果恰恰就是式(19)中的第一个等式，即向量q的第1段q₁被同时输出和反馈。q₁被循环右移31位，移位结果

与寄存器R₁的内容(此时是0)相加，求和结果

被存储在寄存器R₀中。与此同时，q₁还被循环右移103位，移位结果

被存储在寄存器R₁中。当向量f的第2段f₂被送入LFSR电路时，它被循环左移1位，移位结果

与寄存器R₀的内容

相加。求和结果恰恰就是式(19)中的第二个等式，即向量q的第2段q₂被同时输出和反馈。q₂被循环右移31位，移位结果

与寄存器R₁的内容相加，求和结果

被存储在寄存器R₀中。与此同时，q₂还被循环右移103位，移位结果

被存储在寄存器R₁中。重复上述循环左移、加、反馈、循环右移、加、存储的过程，直到向量f的最后一段f_c-3被送入LFSR电路。在每个时钟周期，LFSR电路顺序输出向量q的一段：q₁，q₂，...，q_c-3。因此，计算向量q共需(c-3)个时钟周期。

从图6可看出，LFSR电路主要由2b＝2×127＝254个触发器和2b＝2×127＝254个二输入异或门组成。该电路完成了后向代入运算。对于码率η＝0.4、η＝0.6和η＝0.8，计算向量q分别需要(c_0.4-3)＝(35-3)＝32、(c_0.6-3)＝(23-3)＝20和(c_0.8-3)＝(11-3)＝8个时钟周期。

第3步，计算向量x＝(x₁，x₂，x₃)。对于1≤i≤3，x_i是向量x的第i段连续b比特。计算向量x的公式是

x^T＝Eq^T+m^T                       (21)

对于码率η＝0.4、η＝0.6和η＝0.8，矩阵E最后3列循环矩阵构成的子矩阵E′分别如式(2)、(3)和(4)所示，而其余各列上的循环矩阵均为0。因为矩阵E的前c-6列循环矩阵全零，所以在用式(21)计算向量x时，只会用到矩阵E′和向量q的最后3b比特。令向量q的最后3b比特构成的向量是q′＝(q_c-5，q_c-4，q_c-3)，则式(21)可简化为

x^T＝E′q′^T+m^T                  (22)

对于码率η＝0.4，把式(2)、q′＝(q_c-5，q_c-4，q_c-3)和m＝(m₁，m₂，m₃)代入式(22)，展开可得

$\left[\begin{array}{c}{x}_1^T\\ x_2^T\\ x_3^T\end{array}\right]=\left[\begin{array}{ccc}{I}^{67}& I^{41}& I^{21}\\ 0& I^{67}& I^{41}\\ 0& 0& I^{67}\end{array}\right]\left[\begin{array}{c}{q}_{c-5}^T\\ q_{c-4}^T\\ q_{c-3}^T\end{array}\right]+\left[\begin{array}{c}{m}_1^T\\ m_2^T\\ m_3^T\end{array}\right]---\left(23\right)$

将式(23)中的所有向量(包括矩阵中的行向量和列向量)按段逆序排列，整理可得

$\left[\begin{array}{c}{x}_3^T\\ x_2^T\\ x_1^T\end{array}\right]=\left[\begin{array}{ccc}{I}^{67}& 0& 0\\ I^{41}& I^{67}& 0\\ I^{21}& I^{41}& I^{67}\end{array}\right]\left[\begin{array}{c}{q}_{c-3}^T\\ q_{c-4}^T\\ q_{c-5}^T\end{array}\right]+\left[\begin{array}{c}{m}_3^T\\ m_2^T\\ m_1^T\end{array}\right]---\left(24\right)$

在上式中，下三角矩阵与向量的乘法运算可用卷积电路实现。因此，式(24)可用卷积和电路实现。图7是码率η＝0.4时计算向量x的卷积和电路的功能框图。该卷积和电路由2个b比特的寄存器、3个b比特的循环右移电路和1个b比特的四输入异或门组成。寄存器R₁存储第一路输入的b比特数据，寄存器R₀存储寄存器R₁的b比特内容，循环右移电路S₂对第一路输入的b比特数据循环右移67位，循环右移电路S₁对寄存器R₁的b比特内容循环右移41位，循环右移电路S₀对寄存器R₀的b比特内容循环右移21位，四输入异或门对3个循环右移电路的b比特输出和第二路输入的b比特数据进行模2加，四输入异或门的输出为该卷积和电路的输出。

在图7中，所有的寄存器被初始化为全零。当向量q的最后一段q_c-3和向量m的第3段m₃被送入卷积和电路时，向量q的最后一段q_c-3被循环右移67位，寄存器R₁的内容(此时是0)被循环右移41位，寄存器R₀的内容(此时是0)被循环右移21位，这些移位结果与向量m的第3段m₃相加，求和结果即为向量x的第3段x₃，即与此同时，寄存器R₁的内容(此时是0)被送入寄存器R₀，向量q的最后一段q_c-3被送入寄存器R₁。当向量q的倒数第二段q_c-4和向量m的第2段m₂被送入卷积和电路时，向量q的倒数第二段q_c-4被循环右移67位，寄存器R₁的内容(此时是q_c-3)被循环右移41位，寄存器R₀的内容(此时是0)被循环右移21位，这些移位结果与向量m的第2段m₂相加，求和结果即为向量x的第2段x₂，即

与此同时，寄存器R₁的内容(此时是q_c-3)被送入寄存器R₀，向量q的倒数第二段q_c-4被送入寄存器R₁。当向量q的倒数第三段q_c-5和向量m的第1段m₁被送入卷积和电路时，向量q的倒数第三段q_c-5被循环右移67位，寄存器R₁的内容(此时是q_c-4)被循环右移41位，寄存器R₀的内容(此时是q_c-3)被循环右移21位，这些移位结果与向量m的第1段m₁相加，求和结果即为向量x的第1段x₁，即

对于码率η＝0.4，倒序计算向量x需要3个时钟周期。

同理，对于码率η＝0.6，把式(3)、q′＝(q_c-5，q_c-4，q_c-3)和m＝(m₁，m₂，m₃)代入式(22)，展开后将所有向量按段逆序排列，整理可得

$\left[\begin{array}{c}{x}_3^T\\ x_2^T\\ x_1^T\end{array}\right]=\left[\begin{array}{ccc}0& 0& 0\\ I^{24}& 0& 0\\ I^{116}& I^{24}& 0\end{array}\right]\left[\begin{array}{c}{q}_{c-3}^T\\ q_{c-4}^T\\ q_{c-5}^T\end{array}\right]+\left[\begin{array}{c}{m}_3^T\\ m_2^T\\ m_1^T\end{array}\right]---\left(25\right)$

式(25)也可用卷积和电路实现。图8是码率η＝0.6时计算向量x的卷积和电路的功能框图。该卷积和电路由2个b比特的寄存器、2个b比特的循环右移电路和1个b比特的三输入异或门组成。寄存器R₁存储第一路输入的b比特数据，寄存器R₀存储寄存器R₁的b比特内容，循环右移电路S₁对寄存器R₁的b比特内容循环右移24位，循环右移电路S₀对寄存器R₀的b比特内容循环右移116位，三输入异或门对2个循环右移电路的b比特输出和第二路输入的b比特数据进行模2加，三输入异或门的输出为该卷积和电路的输出。

在图8中，所有的寄存器被初始化为全零。当向量q的最后一段q_c-3和向量m的第3段m₃被送入卷积和电路时，寄存器R₁的内容(此时是0)被循环右移24位，寄存器R₀的内容(此时是0)被循环右移116位，这些移位结果与向量m的第3段m₃相加，求和结果即为向量x的第3段x₃，即与此同时，寄存器R₁的内容(此时是0)被送入寄存器R₀，向量q的最后一段q_c-3被送入寄存器R₁。当向量q的倒数第二段q_c-4和向量m的第2段m₂被送入卷积和电路时，寄存器R₁的内容(此时是q_c-3)被循环右移24位，寄存器R₀的内容(此时是0)被循环右移116位，这些移位结果与向量m的第2段m₂相加，求和结果即为向量x的第2段x₂，即

与此同时，寄存器R₁的内容(此时是q_c-3)被送入寄存器R₀，向量q的倒数第二段q_c-4被送入寄存器R₁。当向量q的倒数第三段q_c-5和向量m的第1段m₁被送入卷积和电路时，寄存器R₁的内容(此时是q_c-4)被循环右移24位，寄存器R₀的内容(此时是q_c-3)被循环右移116位，这些移位结果与向量m的第1段m₁相加，求和结果即为向量x的第1段x₁，即对于码率η＝0.6，倒序计算向量x需要3个时钟周期。

同理，对于码率η＝0.8，把式(4)、q′＝(q_c-5，q_c-4，q_c-3)和m＝(m₁，m₂，m₃)代入式(22)，展开后将所有向量按段逆序排列，整理可得

$\left[\begin{array}{c}{x}_3^T\\ x_2^T\\ x_1^T\end{array}\right]=\left[\begin{array}{ccc}0& 0& 0\\ I^{83}& 0& 0\\ I^5& I^{83}& 0\end{array}\right]\left[\begin{array}{c}{q}_{c-3}^T\\ q_{c-4}^T\\ q_{c-5}^T\end{array}\right]+\left[\begin{array}{c}{m}_3^T\\ m_2^T\\ m_1^T\end{array}\right]---\left(26\right)$

式(26)也可用卷积和电路实现。图9是码率η＝0.8时计算向量x的卷积和电路的功能框图。该卷积和电路由2个b比特的寄存器、2个b比特的循环右移电路和1个b比特的三输入异或门组成。寄存器R₁存储第一路输入的b比特数据，寄存器R₀存储寄存器R₁的b比特内容，循环右移电路S₁对寄存器R₁的b比特内容循环右移83位，循环右移电路S₀对寄存器R₀的b比特内容循环右移5位，三输入异或门对2个循环右移电路的b比特输出和第二路输入的b比特数据进行模2加，三输入异或门的输出为该卷积和电路的输出。

在图9中，所有的寄存器被初始化为全零。当向量q的最后一段q_c-3和向量m的第3段m₃被送入卷积和电路时，寄存器R₁的内容(此时是0)被循环右移83位，寄存器R₀的内容(此时是0)被循环右移5位，这些移位结果与向量m的第3段m₃相加，求和结果即为向量x的第3段x₃，即与此同时，寄存器R₁的内容(此时是0)被送入寄存器R₀，向量q的最后一段q_c-3被送入寄存器R₁。当向量q的倒数第二段q_c-4和向量m的第2段m₂被送入卷积和电路时，寄存器R₁的内容(此时是q_c-3)被循环右移83位，寄存器R₀的内容(此时是0)被循环右移5位，这些移位结果与向量m的第2段m₂相加，求和结果即为向量x的第2段x₂，即

与此同时，寄存器R₁的内容(此时是q_c-3)被送入寄存器R₀，向量q的倒数第二段q_c-4被送入寄存器R₁。当向量q的倒数第三段q_c-5和向量m的第1段m₁被送入卷积和电路时，寄存器R₁的内容(此时是q_c-4)被循环右移83位，寄存器R₀的内容(此时是q_c-3)被循环右移5位，这些移位结果与向量m的第1段m₁相加，求和结果即为向量x的第1段x₁，即

对于码率η＝0.8，倒序计算向量x需要3个时钟周期。

综上可见，对于3种码率，计算向量x都需要3个时钟周期。

第4步，计算向量p_x＝(p₁，p₂，p₃)。对于1≤i≤3，p_i是向量p的第i段连续b比特。向量p_x的计算公式是p_x ^T＝Φx^T。Φ是高密度矩阵，因此计算向量p_x是向量x^T右乘高密度矩阵Φ。传统的移位寄存器加累加(Shift-Register-Adder-Accumulator，SRAA)电路完成的是信息向量s左乘高密度生成矩阵G，即sG。这两种乘法运算本质上相同，故可借鉴传统的SRAA电路来计算向量p_x。

图10是修改的SRAA电路的功能框图。该电路由3个b比特的移位寄存器、3个b比特的二输入与门、3个b比特的二输入异或门和3个b比特的累加寄存器组成。移位寄存器R_1，1～R_1，3加载循环矩阵的首列b比特并对各自的b比特内容循环右移，二输入与门A₁～A₃分别对输入的1比特数据和移位寄存器R_1，1～R_1，3的b比特内容进行模2乘，二输入异或门X₁～X₃分别对二输入与门A₁～A₃的b比特输出和累加寄存器R_2，1～R_2，3的b比特内容进行模2加，累加寄存器R_2，1～R_2，3分别存储二输入异或门X₁～X₃的b比特输出。运算结束时，累加寄存器R_2，1～R_2，3的内容即为运算结果。

与传统的SRAA电路不同的是，移位寄存器R_1，1～R_1，3加载的不再是循环矩阵的首行而是首列。对于1≤i，j≤3，令φ_i，j是矩阵Φ的循环矩阵Φ_i，j的首列。初始化时，寄存器R_2，1～R_2，3被清零，移位寄存器R_1，1～R_1，3分别加载第一组循环矩阵的首列φ_1，1～φ_3，1。移位寄存器R_1，1～R_1，3的内容与向量x的首位x₁相乘，乘积分别与累加寄存器R_2，1～R_2，3的内容相加，求和结果分别存储在累加寄存器R_2，1～R_2，3中。下一个时钟周期到来时，移位寄存器R_1，1～R_1，3都被循环右移1位，与此同时，向量x的第2位x₂被移入到电路中。移位寄存器R_1，1～R_1，3的内容与向量x的第2位x₂相乘，乘积分别与寄存器累加R_2，1～R_2，3的内容相加，求和结果分别存储在寄存器累加R_2，1～R_2，3中。下一个时钟周期到来时，移位寄存器R_1，1～R_1，3都被循环右移1位，与此同时，向量x的第3位x₃被移入到电路中。上述过程继续进行下去。注意，对于k＝2或3，当第kb个时钟周期到来时，移位寄存器R_1，1～R_1，3分别重新加载第k组循环矩阵的首列φ_1，k～φ_3，k。重复上述过程，直到向量x的最后一位x_3b被移入到电路中。此时，向量p_x的所有段p₁～p₃分别存储在累加寄存器R_2，1～R_2，3中。

从图10可看出，修改的SRAA电路主要由6b＝6×127＝762个触发器，3b＝3×127＝381个二输入异或门和3b＝3×127＝381个二输入与门组成。此外，对于每种码率，都需要3²b＝3²×127＝1143比特的ROM预先存储矩阵Φ的所有循环矩阵的首列。对于3种码率，共需33²b＝3×1143＝3429比特的ROM。修改的SRAA电路完成了高密度矩阵与向量的乘法运算。计算向量p_x需要3b＝3×127＝381个时钟周期。

第5步，计算向量y＝(y₁，y₂，...，y_c-3)。对于1≤i≤c-3，y_i是向量y的第i段连续b比特。计算向量y的公式是

y^T＝Bp_x ^T+f^T                 (27)

对于3种码率，矩阵B最上面3行循环矩阵构成的子矩阵B′完全相同，如式(5)所示。当码率η＝0.6和η＝0.8时，矩阵B其余各行的所有循环矩阵均为0；当码率η＝0.4时，在矩阵B其余各行的所有循环矩阵中，只有第1列上的4个循环矩阵非零，如式(6)所示。因此，可分开计算向量y的两个子向量y′＝(y₁，y₂，y₃)和y″＝(y₄，y₅，...，y_c-3)。

先计算向量y的第二个子向量y″＝(y₄，y₅，...，y_c-3)。对于码率η＝0.6和η＝0.8，有y″＝(f₄，f₅，...，f_c-3)，无需操作时间和硬件资源。对于码率η＝0.4，可先令y″＝(f₄，f₅，...，f_c-3)，再根据式(6)进行修正。修正方法非常简单：

和

可见，对于码率η＝0.4，修正操作决定了计算向量y的第二个子向量y″＝(y₄，y₅，...，y_c-3)需要4个时钟周期。

当用式(27)计算向量y的第一个子向量y′＝(y₁，y₂，y₃)时，只会用到式(5)给出的矩阵B′和向量f的最前面3b比特。令向量f的最前面3b比特构成的向量是f′＝(f₁，f₂，f₃)，则式(27)可简化为

y′^T＝B′p_x ^T+f′^T                (28)

把式(5)、p_x＝(p₁，p₂，p₃)和f′＝(f₁，f₂，f₃)代入式(28)，展开可得

$\left[\begin{array}{c}{y}_1^T\\ y_1^T\\ y_3^T\end{array}\right]=\left[\begin{array}{ccc}0& I^{104}& I^{32}\\ 0& 0& I^{104}\\ 0& 0& 0\end{array}\right]\left[\begin{array}{c}{p}_1^T\\ p_2^T\\ p_3^T\end{array}\right]+\left[\begin{array}{c}{f}_1^T\\ f_2^T\\ f_3^T\end{array}\right]---\left(29\right)$

将式(29)中的所有向量(包括矩阵中的行向量和列向量)按段逆序排列，整理可得

$\left[\begin{array}{c}{y}_3^T\\ y_2^T\\ y_1^T\end{array}\right]=\left[\begin{array}{ccc}0& 0& 0\\ I^{104}& 0& 0\\ I^{32}& I^{104}& 0\end{array}\right]\left[\begin{array}{c}{p}_3^T\\ p_2^T\\ p_1^T\end{array}\right]+\left[\begin{array}{c}{f}_3^T\\ f_2^T\\ f_1^T\end{array}\right]---\left(30\right)$

显然上式也可用卷积和电路实现。图11是计算向量y的第一个子向量y′时卷积和电路的功能框图。该卷积和电路由2个b比特的寄存器、2个b比特的循环右移电路和1个b比特的三输入异或门组成。寄存器R₁存储第一路输入的b比特数据，寄存器R₀存储寄存器R₁的b比特内容，循环右移电路S₁对寄存器R₁的b比特内容循环右移104位，循环右移电路S₀对寄存器R₀的b比特内容循环右移32位，三输入异或门对2个循环右移电路的b比特输出和第二路输入的b比特数据进行模2加，三输入异或门的输出为该卷积和电路的输出。

在图11中，所有的寄存器被初始化为全零。当向量p的第3段p₃和向量f的第3段f₃被送入卷积和电路时，寄存器R₁的内容(此时是0)被循环右移104位，寄存器R₀的内容(此时是0)被循环右移32位，这些移位结果与向量f的第3段f₃相加，求和结果即为向量y的第3段y₃，即

与此同时，寄存器R₁的内容(此时是0)被送入寄存器R₀，向量p的第3段p₃被送入寄存器R₁。当向量p的第2段p₂和向量f的第2段f₂被送入卷积和电路时，寄存器R₁的内容(此时是p₃)被循环右移104位，寄存器R₀的内容(此时是0)被循环右移32位，这些移位结果与向量f的第2段f₂相加，求和结果即为向量y的第2段y₂，即与此同时，寄存器R₁的内容(此时是p₃)被送入寄存器R₀，向量p的第2段p₂被送入寄存器R₁。当向量p的第1段p₁和向量f的第1段f₁被送入卷积和电路时，寄存器R₁的内容(此时是p₂)被循环右移104位，寄存器R₀的内容(此时是p₃)被循环右移32位，这些移位结果与向量f的第1段f₁相加，求和结果即为向量y的第1段y₁，即

倒序计算向量y的第一个子向量y′＝(y₁，y₂，y₃)需要3个时钟周期。

综上可见，对于码率η＝0.6和η＝0.8，计算向量y需要3个时钟周期；对于码率η＝0.4，计算向量y需要3+4＝7个时钟周期。

在第3步和第5步都用到了卷积和电路。图7、8、9和11所示的功能框图非常类似，完全可以合并为一个卷积和电路。图12是复合型卷积和电路的功能框图。该复合型卷积和电路由2个b比特的寄存器、3个b比特的循环右移电路和1个b比特的四输入异或门组成。寄存器R₁存储第一路输入的b比特数据，寄存器R₀存储寄存器R₁的b比特内容，对于码率η＝0.4，当计算DTMB标准中QC-LDPC码编码流程中的向量q时，循环右移电路S₂对第一路输入的b比特数据循环右移67位，对于码率η＝0.6和η＝0.8，当计算DTMB标准中QC-LDPC码编码流程中的向量q时，循环右移电路S₂输出0，对于所有码率，当计算DTMB标准中QC-LDPC码编码流程中的向量p_x时，循环右移电路S₂也输出0，对于码率η＝0.4、η＝0.6和η＝0.8，当计算DTMB标准中QC-LDPC码编码流程中的向量q时，循环右移电路S₁对寄存器R₁的b比特内容分别循环右移41、24和83位，对于所有码率，当计算DTMB标准中QC-LDPC码编码流程中的向量p_x时，循环右移电路S₁对寄存器R₁的b比特内容循环右移104位，对于码率η＝0.4、η＝0.6和η＝0.8，当计算DTMB标准中QC-LDPC码编码流程中的向量q时，循环右移电路S₀对寄存器R₀的b比特内容分别循环右移21、116和5位，对于所有码率，当计算DTMB标准中QC-LDPC码编码流程中的向量p_x时，循环右移电路S₀对寄存器R₀的b比特内容循环右移32位，四输入异或门对3个循环右移电路的b比特输出和第二路输入的b比特数据进行模2加，四输入异或门的输出为该卷积和电路的输出。

可见，卷积和电路主要由2b＝2×127＝254个触发器和3b＝3×127＝381个二输入异或门组成。卷积和电路完成了卷积运算。

第6步，计算向量p_y＝(p₄，p₅，...，p_c)。计算向量p_y的公式p_y ^T＝T^-1y^T与第2步中计算向量q＝(q₁，q₂，...，q_c-3)的公式q^T＝T^-1f^T本质上完全相同，因此可复用图6所示的LFSR电路加以实现，具体操作参见第2步。

对于码率η＝0.4、η＝0.6和η＝0.8，计算向量p_y分别需要(c_0.4-3)＝(35-3)＝32、(c_0.6-3)＝(23-3)＝20和(c_0.8-3)＝(11-3)＝8个时钟周期。

第7步，输出码字v。由于校验矩阵H列交换预处理后，其对应信息向量和校验向量的顺序发生了变化，输出码字时必须调整输出顺序。对于码率η＝0.4，先输出校验向量p＝(p₁，p₂，...，p_c)，再输出信息向量s＝(s₁，s₂，...，s_t-c)。对于码率η＝0.6和η＝0.8，先输出校验向量p的后c-1段(p₂，p₃，...，p_c)，再输出第1段p₁，最后输出信息向量s＝(s₁，s₂，...，s_t-c)。输出码字v共需t＝59个时钟周期。

以上详细介绍了编码过程中各个步骤的具体实现方法，图13给出了DTMB标准中兼容3种码率的QC-LDPC码编码器整体结构。它主要由6个功能模块组成，包括：任务调度模块、桶形移位累加电路、线性反馈移位寄存器电路、卷积和电路、修改的移位寄存器加累加电路和重新排序拼接电路。

任务调度模块的具体任务调度流程如图3所示。第1步调用桶形移位累加电路执行稀疏矩阵与向量的乘法运算，根据信息向量s计算向量m、f；第2步调用线性反馈移位寄存器电路执行后向代入运算，根据第1步计算得出的向量f计算向量q；第3步调用卷积和电路执行卷积运算，根据第1步计算得出的向量m和第2步计算得出的向量q计算向量x；第4步调用修改的移位寄存器加累加电路执行高密度矩阵与向量的乘法运算，根据第3步计算得出的向量x计算向量p_x；第5步调用卷积和电路执行卷积运算，根据第1步计算得出的向量f和第4步计算得出的向量p_x计算向量y；第6步调用线性反馈移位寄存器电路执行后向代入运算，根据第5步计算得出的向量y计算向量p_y；第7步调用重新排序拼接电路，对第4步计算得出的向量p_x和第6步计算得出的向量p_y简单重新排序后与信息向量s拼接，输出整个码字v。其中，第2步和第6步时分复用了线性反馈移位寄存器电路，第3步和第5步时分复用了卷积和电路。

图14总结了编码器各组成部分以及整个电路的硬件资源消耗。

图15总结了各编码步骤以及整个编码过程所需的处理时间。

图16比较了传统SRAA编码方法与本发明的编码速度和资源消耗。从图中可以清楚看到，无论是编码速度，还是逻辑资源，尤其是存储器，本发明的性能都优于传统SRAA编码方法。本发明使用的ROM仅为传统SRAA编码方法的4.5％。本发明使用了较少的触发器、异或门和与门，耗费量分别大约是传统SRAA编码方法的24％、26％和9％。这两种方案的编码速度都与码率有关。对于η＝0.4、η＝0.6、η＝0.8，本发明的编码速度分别大约是传统SRAA编码方法的4.5、6.4和8.4倍。综上可见，与传统SRAA编码方法相比，本发明具有编码速度快，资源消耗少，功耗小，成本低等优点。

以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

Claims (10)

1.一种适合于DTMB标准采用的3种不同码率QC-LDPC码的编码器，QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵H_i，j构成的阵列，其中，c、t和b皆为正整数，1≤i≤c，1≤j≤t，3种不同码率分别是η＝0.4、η＝0.6、η＝0.8，对于这3种不同码率QC-LDPC码，均有t＝59，3种不同码率对应的参数c分别是c_0.4＝35、c_0.6＝23、c_0.8＝11，其特征在于，所述编码器包括以下部件：

桶形移位累加电路，用于完成稀疏矩阵与向量的乘法，根据信息向量s计算DTMB标准中QC-LDPC码编码流程中的向量m、f；

线性反馈移位寄存器电路，用于完成后向代入计算，根据桶形移位累加电路输出的向量f计算DTMB标准中QC-LDPC码编码流程中的向量q，并且此电路被时分复用，它根据卷积和电路输出的向量y计算DTMB标准中QC-LDPC码编码流程中的向量p_y；

卷积和电路，用于完成卷积运算，根据桶形移位累加电路输出的向量m和线性反馈移位寄存器电路输出的向量q计算DTMB标准中QC-LDPC码编码流程中的向量x，并且此电路被时分复用，它根据桶形移位累加电路输出的向量f和修改的移位寄存器加累加电路输出的向量p_x计算DTMB标准中QC-LDPC码编码流程中的向量y；

修改的移位寄存器加累加电路，用于完成高密度矩阵与向量的乘法运算，根据卷积和电路输出的向量x计算DTMB标准中QC-LDPC码编码流程中的向量p_x；

重新排序拼接电路，把修改的移位寄存器加累加电路输出的向量p_x和线性反馈移位寄存器电路输出的向量p_y以及信息向量s重新排序并拼接，形成DTMB标准需要的码字，所述重新排序拼接电路对于码率η＝0.4，先输出校验向量p＝(p₁，p₂，...，p_c)，再输出信息向量s＝(s₁，s₂，...，s_t-c)，对于码率η＝0.6和η＝0.8，先输出校验向量p的后c-1段(p₂，p₃，...，p_c)，再输出第1段p₁，最后输出信息向量s＝(s₁，s₂，...，s_t-c)，校验向量p＝(p₁，p₂，...，p_c)与向量p_x、p_y的关系为p_x＝(p₁，p₂，p₃)，p_y＝(p₄，p₅，...，p_c)；

任务调度模块，用于对编码器各个模块使用的调度，实现线性反馈移位寄存器电路和卷积和电路的时分复用。

2.如权利要求1所述的编码器，其特征在于，所述桶形移位累加电路由1个b＝127比特的桶形移位器、1个b＝127比特的二输入异或门和1个b＝127比特的累加寄存器组成，桶形移位器根据指定的循环右移位数对输入的b比特数据进行循环右移，二输入异或门对桶形移位器的b比特输出和累加寄存器的b比特内容进行模2加，累加寄存器存储二输入异或门的b比特输出。

3.如权利要求2所述的编码器，其特征在于，所述桶形移位器采用7级流水线结构，该流水线桶形移位器由7个b＝127比特的循环右移电路、7个b＝127比特的二选一选择器和6个b＝127比特的寄存器组成，循环右移电路S₁～S₇分别对输入的b比特的数据循环右移1、2、4、8、16、32和64位，二选一选择器M₁～M₇根据各自的控制信号是0还是1选通两路b比特数据中的一路，寄存器R₁～R₆分别存储二选一选择器M₁～M₆的b比特输出，二选一选择器M₇的b比特输出为流水线桶形移位器的输出。

4.如权利要求1所述的编码器，其特征在于，所述线性反馈移位寄存器电路由1个b＝127比特的循环左移电路、2个b＝127比特的二输入异或门、2个b＝127比特的循环右移电路和2个b＝127比特的寄存器组成，循环左移电路对输入的b比特数据循环左移1位，二输入异或门X₀对循环左移电路的b比特输出和寄存器R₀的b比特内容进行模2加，二输入异或门X₀的b比特输出一方面被输出线性反馈移位寄存器电路，另一方面被反馈送入2个b比特的循环右移电路，循环右移电路S₀对输入的b比特数据循环右移31位，循环右移电路S₁对输入的b比特数据循环右移103位，二输入异或门X₁对循环右移电路S₀的b比特输出和寄存器R₁的b比特内容进行模2加，寄存器R₀存储二输入异或门X₁的b比特输出，寄存器R₁存储循环右移电路S₁的b比特输出。

5.如权利要求1所述的编码器，其特征在于，对于码率η＝0.4，当计算DTMB标准中QC-LDPC码编码流程中的向量x时，采用卷积和电路，该卷积和电路由2个b＝127比特的寄存器、3个b＝127比特的循环右移电路和1个b＝127比特的四输入异或门组成，寄存器R₁存储第一路输入的b比特数据，寄存器R₀存储寄存器R₁的b比特内容，循环右移电路S₂对第一路输入的b比特数据循环右移67位，循环右移电路S₁对寄存器R₁的b比特内容循环右移41位，循环右移电路S₀对寄存器R₀的b比特内容循环右移21位，四输入异或门对3个循环右移电路的b比特输出和第二路输入的b比特数据进行模2加，四输入异或门的输出为该卷积和电路的输出。

6.如权利要求1所述的编码器，其特征在于，对于码率η＝0.6，当计算DTMB标准中QC-LDPC码编码流程中的向量x时，采用卷积和电路，该卷积和电路由2个b＝127比特的寄存器、2个b＝127比特的循环右移电路和1个b＝127比特的三输入异或门组成，寄存器R₁存储第一路输入的b比特数据，寄存器R₀存储寄存器R₁的b比特内容，循环右移电路S₁对寄存器R₁的b比特内容循环右移24位，循环右移电路S₀对寄存器R₀的b比特内容循环右移116位，三输入异或门对2个循环右移电路的b比特输出和第二路输入的b比特数据进行模2加，三输入异或门的输出为该卷积和电路的输出。

7.如权利要求1所述的编码器，其特征在于，对于码率η＝0.8，当计算DTMB标准中QC-LDPC码编码流程中的向量x时，采用卷积和电路，该卷积和电路由2个b＝127比特的寄存器、2个b＝127比特的循环右移电路和1个b＝127比特的三输入异或门组成，寄存器R₁存储第一路输入的b比特数据，寄存器R₀存储寄存器R₁的b比特内容，循环右移电路S₁对寄存器R₁的b比特内容循环右移83位，循环右移电路S₀对寄存器R₀的b比特内容循环右移5位，三输入异或门对2个循环右移电路的b比特输出和第二路输入的b比特数据进行模2加，三输入异或门的输出为该卷积和电路的输出。

8.如权利要求1所述的编码器，其特征在于，对于所有码率，当计算DTMB标准中QC-LDPC码编码流程中的向量y时，采用卷积和电路，该卷积和电路由2个b＝127比特的寄存器、2个b＝127比特的循环右移电路和1个b＝127比特的三输入异或门组成，寄存器R₁存储第一路输入的b比特数据，寄存器R₀存储寄存器R₁的b比特内容，循环右移电路S₁对寄存器R₁的b比特内容循环右移104位，循环右移电路S₀对寄存器R₀的b比特内容循环右移32位，三输入异或门对2个循环右移电路的b比特输出和第二路输入的b比特数据进行模2加，三输入异或门的输出为该卷积和电路的输出。

9.如权利要求1所述的编码器，其特征在于，所述修改的移位寄存器加累加电路的移位寄存器加载的不是循环矩阵的首行而是首列。

10.一种适合于DTMB标准采用的3种不同码率QC-LDPC码的编码方法，QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵H_i，j构成的阵列，其中，c、t和b皆为正整数，1≤i≤c，1≤j≤t，3种不同码率分别是η＝0.4、η＝0.6、η＝0.8，对于这3种不同码率QC-LDPC码，均有t＝59，3种不同码率对应的参数c分别是c_0.4＝35、c_0.6＝23、c_0.8＝11，其特征在于，所述编码方法包括以下步骤：

第1步，调用桶形移位累加电路执行稀疏矩阵与向量的乘法运算，根据信息向量s计算DTMB标准中QC-LDPC码编码流程中的向量m、f；

第2步，调用线性反馈移位寄存器电路执行后向代入运算，根据第1步计算得出的向量f计算DTMB标准中QC-LDPC码编码流程中的向量q；

第3步，调用卷积和电路实现卷积运算，利用第1步计算得出的向量m和第2步计算得出的向量q计算DTMB标准中QC-LDPC码编码流程中的向量x；

第4步，调用修改的移位寄存器加累加电路执行高密度矩阵与向量的乘法运算，根据第3步计算得出的向量x计算DTMB标准中QC-LDPC码编码流程中的向量p_x；

第5步，复用卷积和电路，根据第1步计算得出的向量f和第4步计算得出的向量p_x计算DTMB标准中QC-LDPC码编码流程中的向量y；

第6步，复用线性反馈移位寄存器电路，根据第5步计算得出的向量y计算DTMB标准中QC-LDPC码编码流程中的向量p_y；

第7步，调用重新排序拼接电路，对校验向量p＝(p_x，p_y)重新排序后与信息向量s拼接，组成并输出整个码字v，所述重新排序拼接电路对于码率η＝0.4，先输出校验向量p＝(p₁，p₂，...，p_c)，再输出信息向量s＝(s₁，s₂，...，s_t-c)，对于码率η＝0.6和η＝0.8，先输出校验向量p的后c-1段(p₂，p₃，...，p_c)，再输出第1段p₁，最后输出信息向量s＝(s₁，s₂，...，s_t-c)，校验向量p＝(p₁，p₂，...，p_c)与向量p_x、p_y的关系为p_x＝(p₁，p₂，p₃)，p_y＝(p₄，p₅，...，p_c)。

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