CN102113209A - 用于宽带通信的组合的双前馈和反馈模拟及数字自动增益控制 - Google Patents

用于宽带通信的组合的双前馈和反馈模拟及数字自动增益控制 Download PDF

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Abstract

实施例是一种用于处理输入信号的一种方法和设备。模拟自动增益控制（AGC）处理器使用反馈机构来控制输入信号的模拟可调整增益。模拟AGC处理器产生第一信号。处理电路将第一信号变换为第二信号。数字AGC处理器使用前馈机构来控制第二信号的数字可调整增益。

Description

用于宽带通信的组合的双前馈和反馈模拟及数字自动增益控制
相关申请
本申请要求2008年6月6日提交的序列号为61/059713、题为“COMBINED DUAL FEED-FORWARD AND FEEDBACK ANALOG AND DIGITAL AUTOMATIC GAIN CONTROL (AGC) FOR BROADBAND COMMUNICATION”的临时申请的权益。
技术领域
本公开的实施例针对通信领域，并且更具体地针对电力线通信。
背景技术
电力线通信（PLC）是在用于电功率传输的电介质（例如导线）上承载数据的通信技术。典型地，电功率通过高压传输线传输、通过中压配电、并且在商业或住宅建筑物内以低压被使用。由于电力线网络通过与用于承载电功率到商业或住宅建筑物相同的电力网传输数据信号，所以电导线和插口同时用于电传输和数据传输，而不会对任一个造成破坏。
宽带技术提供高速数据传输。然而，当前在PLC中应用宽带技术是有问题的。一些问题包括如下能力：高效解码有噪信道中的信号、实现时间和频率分集、移除信号干扰、将接收的信号维持在预定电平、测量高传输速率的信道质量、向宽带和窄带符号同步提供鲁棒性。
发明内容
实施例的一个公开特征是一种用于处理输入信号的方法和设备。模拟自动增益控制（AGC）处理器使用反馈机构来控制输入信号的模拟可调整增益。模拟AGC处理器产生第一信号。处理电路将第一信号变换为第二信号。数字AGC处理器使用前馈机构来控制第二信号的数字可调整增益。
附图说明
通过参考以下描述和用于示出各个实施例的附图，可以最好地理解实施例。在附图中：
图1是示出根据一个实施例的用于数据传输以及用于FCC、ARIB和CENELEC A频带的数据帧结构的图。
图2是示出根据一个实施例的数据符号的符号持续时间的图。
图3是示出根据一个实施例的用于CENELEC B、C和BC的数据传输的数据帧结构的图。
图4是示出根据一个实施例的用于CENELC B和C的数据符号的符号持续时间的图。
图5是示出根据一个实施例的用于FCC、ARIB和CENELEC A的ACK信号的图。
图6是示出根据一个实施例的用于CENELEC B、C和BC的ACK信号的图。
图7是示出根据一个实施例的基带发射器的图。
图8是示出根据一个实施例的FEC编码单元的图。
图9A是示出根据一个实施例的数据加扰器的图。
图9B是示出根据一个实施例的卷积编码器的图。
图10是示出根据一个实施例的调制器的图。
图11A是示出根据一个实施例的DBPSK调制器的图。
图11B是示出根据一个实施例的载波索引号的图。
图11C是示出根据一个实施例的输入/输出配置的图。
图12是根据一个实施例的PSD整形模块的图。
图13A是示出根据一个实施例的升余弦函数的图。
图13B是示出根据一个实施例的重叠和相加操作的图。
图14是示出根据一个实施例的前导信号的图。
图15是示出根据一个实施例的预加重滤波器的图。
图16是示出根据一个实施例的预加重滤波器的图。
图17A是示出根据一个实施例的在发射器数据路径上的数据缩放器的图。
图17B是示出根据一个实施例的在发射器数据路径上的P和M缩放器的图。
图17C是示出根据一个实施例的用于频域P和M信号的缩放器的图。
图18是示出根据一个实施例的接收器的图。
图19是示出根据一个实施例的解调器的图。
图20是示出根据一个实施例的FEC解调单元的图。
图21是示出根据一个实施例的与接收器中的事件相关联的时序的图。
图22是示出根据一个实施例的DC阻断器的图。
图23是示出根据一个实施例的FFT的图。
图24是示出根据一个实施例的DBPSK解调器的图。
图25是示出根据一个实施例的ROBO组合器/解码器的图。
图26是示出根据一个实施例的RS解码器的图。
图27是示出根据一个实施例的组合的模拟和数字AGC的图。
图28是示出根据一个实施例的模拟AGC处理器的图。
图29是示出根据一个实施例的模拟增益调整器的图。
图30是示出根据一个实施例的数字AGC处理器的图。
图31是示出根据一个实施例的数字增益调整器的图。
图32A是示出根据一个实施例的用于状态控制的第一设计的过程的图。
图32B是示出根据一个实施例的用于状态控制的第二设计的过程的图。
图33是示出根据一个实施例的滤波器的图。
图34是示出根据一个实施例的RMS模块的图。
图35是示出根据一个实施例的RMS模块的自由运行模式的图。
图36是示出根据一个实施例的RMS模块的数据能量测量模式的图。
图37是示出根据一个实施例的数字AGC处理器的过程的图。
图38是示出根据一个实施例的增益调整的过程的图。
具体实施方式
实施例的一个公开特征是一种用于处理输入信号的方法和设备。模拟自动增益控制（AGC）处理器使用反馈机构来控制输入信号的模拟可调整增益。模拟AGC处理器产生第一信号。处理电路将第一信号变换为第二信号。数字AGC处理器使用前馈机构来控制第二信号的数字可调整增益。
实施例的一个公开特征可以被描述为一种通常被描绘为流程表、流程图、结构图或框图的过程。虽然流程表可以将操作描述为顺序过程，但是许多操作可以并行或同时执行。此外，操作的次序可以重新排列。当其操作完成时过程终止。过程可以对应于方法、程序、规程、制造或制作的方法等。一个实施例可以由描绘物理结构的示意图来描述。要理解的是，示意图示出基本概念并且可能不按确切的比例缩放或描绘结构。
实施例的一个公开特征是通过电力线介质来实施用于联邦通信委员会（FCC）、无线电工商协会(ARIB)和欧洲电子技术标准委员会（CENELEC）频带的数据通信调制解调器。系统可以包括高度集成的PHY（物理层）和MAC（介质访问控制）数字收发器和模拟前端处理电路。系统基于正交频分复用（OFDM）。因为OFDM在频率选择性信道面前的固有适应性、OFDM对扰乱信号的弹性（resilience）以及OFDM对脉冲噪声的鲁棒性，OFDM已被选择为调制技术。
OFDM系统可以将N载波个均匀间隔的载波放置到指定频带（例如从DC到1.2MHz）中。在一个实施例中，N载波=128。在以下描述中，值N载波=128将被用于说明性目的。设想到N载波可以是任何适当的数目。取决于频带选择，参与传输数据的载波数目改变。每个载波可以用差分二进制相移键控（DBPSK）进行调制。系统可以支持两个操作模式，即Normal（正常）和ROBO（鲁棒OFDM）。ROBO调制就其可以借助于重复码来提供四倍的额外冗余奇偶校验（parity）比特并且因此系统可以在严峻的信道条件下可靠地递送数据而言是鲁棒的。
系统参数包括信号频带、调制方案、采样频率和物理层帧结构等。系统支持各种CELENEC、FCC和ARIB频带。与每个标准相关联的频带在表1中给出。
Figure 115917DEST_PATH_IMAGE001
表1：FCC、ARIB和CENELEC频带
具有每载波DBPSK调制方案的OFDM可以被选择。OFDM调制技术对于信道衰落、窄带干扰和尖峰噪声是非常鲁棒的。对每个载波的DBPSK调制可以使得接收器设计相当简单，因为在接收器处不需要跟踪电路来相干地检测每个载波的相位。在DBPSK解调器中，相邻符号中的载波的相位可以被视为用于检测当前符号中的载波的相位的参考。相邻OFDM符号中的对应载波的相位可以预期是固定的，因为在时间上信道和时钟频率变化相比两个相邻符号的持续时间是非常缓慢的。
假设信号的最大频谱含量是480KHz，则在发射器和接收器处的采样频率可以被选择为1.2MHz，其比奈奎斯特（Nyquist）速率高大约240KHz以为发射器中的信号滤波（用于PSD整形以移除信号图像）和接收器处的信号滤波(用于频带选择和信号增强)提供足够的裕度。
频率仓（bin）（FFT点）的数目可以是任何适当的数目。在一个实施例中，该数目被选择为N=256。这导致OFDM载波的频率分辨率等于4.6875KHz（Fs/N）。注意，诸如采样时钟频率变化的缺陷可能导致载波间干扰（ICI）。在实践中，由大约为频率分辨率的2%的典型采样频率变化导致的ICI是可忽略的。换言之，考虑到发射器和接收器时钟中的±20ppm采样频率，载波漂移可能近似等于48Hz，其近似为所选频率分辨率的1.26%。考虑到这些选择，可以获得每个标准的可用载波的数目，如表2中给出的。
Figure 439582DEST_PATH_IMAGE002
表2：各个频带的载波数目
系统可以在两个不同模式下工作，即正常和ROBO模式。在正常模式下，FEC可以包括Reed Solomon（里德所罗门）编码器和卷积编码器。系统还可以支持Reed Solomon码，其中奇偶校验为8和16字节。
在ROBO模式（鲁棒调制方案）中，FEC可以包括Reed Solomon和卷积编码器，后面是重复码（RC）。RC码可以重复每个比特四次，使得系统对信道损坏更加鲁棒。这当然可以将吞吐量减小为四分之一。RS奇偶校验为8的FEC参数可以在表3中给出。
Figure 219320DEST_PATH_IMAGE003
表3：FEC参数
每个PHY（物理层）帧中的符号数目可以基于如下两个参数来选择：所需的数据速率和可接受延迟。由于高带宽标准（FCC、ARIB）可以被用于某种延迟敏感的应用，诸如语音传输，因此可以将PHY帧中的符号数目选择为小于低带宽标准（CENELEC）的符号数目。与每个频带相关联的符号数目和数据速率可以在表4中列出。为了计算数据速率，可以假设分组被连续地传输而没有帧间时间间隙。
Figure 145687DEST_PATH_IMAGE004
表4：各个标准的数据速率
可以基于每PHY帧的符号数目（NS）、每符号的载波数目（Ncarr）和由FEC块添加的奇偶校验比特数目来计算数据速率。作为示例，考虑以ROBO模式工作的FCC频带中的系统。整个PHY帧承载的总比特数目可以等于：
Total_No_Bit = NS x Ncarr = 40 x 100 = 4000比特。
在ROBO编码器的输入处所需的比特数目可以由下式给出：
No_Bits_ROBO = 4000 x ROBORate = 4000 x ¼ = 1000比特。
考虑到卷积编码器可能具有等于1/2的速率（CCRate=1/2）的事实以及还考虑添加CCZerotail=6个比特的零以将编码器的状态终止到所有零状态，则在Reed Solomon编码器的输出处符号的最大数目（MAXRSbyte）可能等于：
MAXRSbyte = floor((No_Bits_ROBO x CCRate x CCZeroTail)/8) = floor((1000 x ½ - 6)/8) = 61。
符号：移除与奇偶校验比特相关联的8个符号，我们可以获得：
DataLength = (61 - ParityLength) x 8 = 424比特。
这424个比特可以在PHY帧的持续时间内承载。PHY帧的持续时间可以根据以下公式来计算：
T_Frame = ((NS x (N_CP + N - NO) + (Npre x N)))/Fs
其中Npre、N、NO和N_CP分别是前导中的样本数目、FFT长度、在一个符号的每一侧重叠的样本数目和循环前缀中的样本数目。Fs是采样频率。各个频带的所有这些参数的典型值可以在表5中给出：
Figure 960060DEST_PATH_IMAGE005
表5：各个频带的参数
将上面的数字代入方程中，如下可以获得T-Frame（PHY帧持续时间）：
T_Frame = (40 x (256 + 22) + (9.5 x 256))/1200000 = 0.0112秒。
因此，数据速率可以由下式计算：
数据速率= 424 /0.0112 ~ 37kbps。
信号类型：存在到物理层的2个传输命令，如下所述。
图1是示出根据一个实施例的用于FCC、ARIB和CENELEC A频带的和用于数据传输的数据帧结构100的图。数据帧100包括前导部分110和数据符号部分120。
前导110可以包括8个等同的P符号和1.5个等同的M符号。每个符号可以是256个样本并且可以被预先存储在发射器中并且可以恰好在数据符号之前被传输。符号P可以用于AGC自适应、符号同步、信道估计和初始相位参考估计。对于M个符号，可以使用两种类型的符号。一个是M1，其中所有载波可以被偏移π相位；而另一个是M2，其中所有载波可以被偏移π/2相位。M1用于ROBO模式中，而M2可以用于正常模式中。在接收器处，符号P和符号M波形之间的相位距离可以用于帧同步目的。并且，两个可能的M符号的相位之间的距离可以用于检测PHY帧是在正常模式下还是在ROBO模式下被发送。
图2是示出根据一个实施例的数据符号的符号持续时间的图。每个符号可以具有与相邻符号重叠的8个样本。前导的最后8个样本（尾部）还可以与第一数据符号的8个样本（头部）重叠，如图2所示。该重叠可以被包括以平滑符号之间的过渡，因而减小带外频谱增长。
图3是示出根据一个实施例的用于CENELEC B、C和BC的数据传输的数据帧结构300的图。数据帧300包括前导部分310和数据符号部分320。
用于CENELEC B, C与BC频带的前导310可以包括标记为F1F2符号的四个特殊符号，后面是四个等同的P符号以及1.5个等同的M符号。对于CENELEC C,每个F1F2符号可以包括三个正弦波，其相位可以在256个样本之后切换180°。因此，我们产生三个音调的每一个的256个样本并且对它们一起求和，然后我们将180°相移添加到这三个音调的每一个并且产生另外257个样本，使得F1F2符号的总长度可以是513个样本。对于CENELEC B与BC,可以使用六个音调而不是三个，但是F1F2符号的长度保持不变。F1F2符号可以用于同步。每个前导符号可以包含513个样本。我们使用不同的同步技术的原因是在CENELEC C, B和BC中分配的带宽可能太小，这使得P符号的自相关性质不足以好得进行鲁棒的同步。结果，F1F2符号可以被使用。它们具有好得多的自相关性质。至于用于窄带的P符号，它们仍然可以用于信道估计和初始相位参考估计，与宽带情况相同。被提议用于FCC, ARIB和CENELEC标准的符号M1或M2还出于相同目的而被用于窄带（帧同步和模式检测）。
图4是示出根据一个实施例的用于CENELC B和C的数据符号的符号持续时间的图。再次，相同的方法被用于ROBO模式下的PHY帧，即P和M符号被交换。
ACK/NACK 信号
图5是示出根据一个实施例的用于FCC, ARIB和CENELEC A的ACK信号的图。该信号可以在需要应答以确认数据是被正确接收（ACK）还是其是错误的（NACK）时被使用。在具有修改的M符号的前导中使用的相同波形可以用作ACK信号。具有90度偏移的P（M=jP）和具有180度偏移的P（M=-P）可能已经分别被保留用于正常模式和ROBO模式。具有270度偏移的P(M=-jP)可以被提议用于ACK信令。
这可以简化系统，因为只需将一个波形存储在发射器中并且与用于前导检测的接收器中的相同检测电路也被用于ACK信号检测。如果在指定的周期期间没有接收到信号，则将其解释为NACK信号。
图6是示出根据一个实施例的用于CENELEC B,C和BC的ACK信号的图。再次，为了同步目的而用于前导的相同符号也可以用于ACK信号。在设备正在等待应答的时间周期期间，该信号的接收可以指示数据可能已被无误差地递送。如果时间超期并且没有接收到ACK信号，其可以指示数据可能已丢失或错误地递送。
图7是示出根据一个实施例的基带发射器700的图。基带发射器700包括前向纠错（FEC）编码单元710、调制器720、功率频谱整形（PSD）模块730、开关740、输出格式器750和开关760。
基带发射器700可以从介质访问控制（MAC）层接收一个分组中的基带发射器700的输入比特。FEC编码单元710可以包括若干FEC编码器。每个FEC编码器可以将奇偶校验比特添加到数据并且在分组通过FEC编码单元710中的各个块时分组增长。在FEC编码单元710的结尾，最后分组可以被分解为小分组，使得每个小分组可以装配到一个OFDM符号中。一个小分组的大小取决于在每个OFDM符号中使用的载波数目。例如，在FCC频带中，分组大小变为等于100比特。为了理解在发射器基带中的每个不同点处的数据大小以及信号尺寸，可以在下文中描述计算方法。
分组大小计算：
PHY帧承载的比特总数目可以由下式获得：
NF=NG=Ncarr X Ns
NF和NG可以分别代表在节点（F）和（G）处的分组（信号）的大小。其中Ncarr是每个OFDM符号中的载波数目并且Ns是每个PHY帧的符号数目。注意，交织器不改变分组的大小。在点（E）处的比特数目可以由下式给出：
NE=NF X R
值R对于正常模式可以为1而对于ROBO模式可以为1/4。为了找到M，可能需要在卷积编码器的输出处填充若干零；首先我们需要计算RS字节的最大数目。在RS编码器的输出处RS字节的最大数目（MaxRSByte）可以由以下方程获得：
MaxRSbyte = floor ((NE x CCRate - CCZeroTail)/8)。
其中CCRate和CCZeroTail分别是卷积码速率（1/2）和要添加到卷积编码器的输入（以将状态终止到零状态）的零数目。“8”指代为1个字节的每个RS字的长度。因此，M的值可以由下式获得：
M = NE - ((MaxRSbytes x 8) + 6) x 2。
表6示出了对于各种频带在卷积编码器后填充的零数目。
Figure 438314DEST_PATH_IMAGE006
表6：在卷积编码器后填充的零数目
在点（D）、（C）和（B）处的比特数目可以由下式计算：
ND = NE – M, NC = ND / 2 , NB = NC – 6。
最后，考虑到RS码中的奇偶校验比特数目可以等于8的事实，由MAC递送到物理层的分组大小可以由下式给出：
NA=(NB/8-8)x8。
表7总结了对于各个频带以及正常模式和ROBO模式两者的物理层的输入分组。应当注意，CENELEC B和CENELEC C ROBO可能不能在相同的时间上具有长的报头格式（48比特寻址）以及16字节的RS奇偶校验，原因是分组大小受限。
表7：由MAC层递送到PHY层的分组大小
对于每个频带（CENELEC(A,B,BC)/FCC/ARIB）的FEC编码单元710中的各个节点处的分组大小可以被计算并且总结在表8A、8B、8C、8D、8E和8F中。节点A、B、C、D、E和F如图8所示。
Figure 435406DEST_PATH_IMAGE008
表8A：对于FCC频带的FEC编码器的各个节点处的分组大小
表8B：对于ARIB频带的FEC编码器的各个节点处的分组大小
Figure 504173DEST_PATH_IMAGE010
表8C：对于CENELEC A频带的FEC编码器的各个节点处的分组大小
表8D：对于CENELEC B频带的FEC编码器的各个节点处的分组大小
Figure 995515DEST_PATH_IMAGE012
表8E：对于CENELEC C频带的FEC编码器的各个节点处的分组大小
Figure 50058DEST_PATH_IMAGE013
表8F：对于CENELEC BC频带的FEC编码器的各个节点处的分组大小
图8是示出根据一个实施例的FEC编码单元710的图。FEC编码单元710包括数据加扰器810、Reed Solomn (RS)编码器820、零填充830、卷积编码器840、零填充850、ROBO编码器860、开关870、交织器880和非缓冲器（un-buffer）890。注意，FEC编码单元710可以包括比上述元件更多或更少的元件。此外，上述元件中的任一个可以由硬件、软件、固件或者硬件、软件和固件的任何组合来实施。
FEC编码器可以包括Reed Solomn编码器820，后面是卷积编码器840。在ROBO模式下，额外的编码器（即重复码（RC）或ROBO编码器860）可以在卷积编码器840后被使用，卷积编码器840将卷积编码器840的输出处的比特重复四次。
数据加扰器810可以帮助向数据赋予随机分布。图9A是示出根据一个实施例的数据加扰器810的图。数据流可以使用以下发生器多项式与重复伪随机数（PN）序列进行异或：S（x）=x7+x4+1。加扰器中的比特在处理每个PHY帧的开始时被初始化为全1。
RS编码器820编码来自加扰器810的数据。RS编码器820可以通过缩短RS（255，247，t=4）和（255，239，t=8）码来创建。“RS符号字长度”（即在Reed Solomn块中使用的数据字的大小）可以固定在8比特。t（可以校正的字误差的数目）的值对于不同的标准可以是4或8。对于CENELEC B和C ROBO，应当使用8字节（对应于t=4）的RS奇偶校验。RS块中的奇偶校验字的数目因而是2t个字。Reed Solomn编码器820中的非奇偶校验数据字（字节）的数目可以在表3中提供。在时间上来自数据加扰器810的第一比特可以变为该符号的最高有效位。每个RS编码器输入块（由247个符号组成）在概念上由一个或多个填充符号（“00000000”）后面是消息符号形成。RS编码器的输出（丢弃了填充符号）可以在时间上从第一消息符号前进到最后消息符号、后面是奇偶校验符号，其中每个符号首先偏移出最高有效位。
码发生器多项式：g (x) = (x - α1) (x - α2) (x - α3)... (x - α8)
字段发生器多项式：p (x) = x8 + x4 + x3 + x2 + 1 (435八进制)
Figure 479903DEST_PATH_IMAGE014
表9： RS编码器输入/输出分组大小
α0的表示是“00000001”，其中该RS符号的最左比特是MSB并且在时间上是第一个来自加扰器810的并且在时间上是第一个从RS编码器820出来的。在RS编码器820的输入和输出处的分组大小（以字节计）（NA和NB）可以在表9中给出。
零填充830可以在RS编码器820之后填充六个零。
图9B是示出根据一个实施例的卷积编码器840的图。卷积编码器840可以编码Reed Solomn编码器820的输出处的比特流，其中标准速率为1/2，k=7。抽头连接被定义为x=0b1111001和y=0b1011011，如图9B所示。
当到卷积编码器840的数据的最后比特可能已被接收时，卷积编码器840可以插入六个尾部比特，可能需要所述尾部比特来将卷积编码器840返回到“零状态”。这可以改进卷积解码器的误差概率，其在解码时依赖于未来比特。尾部比特可以被定义为六个零。卷积编码器的输入和输出处的比特数目可以在表10中给出。
表10 卷积编码器输入/输出分组大小
零填充850可以在卷积编码器840之后填充M个零。M在表6中给出。
在ROBO模式下，ROBO编码器860将在把M个零添加到分组之后所得的分组重复四次。ROBO编码器860可以仅在ROBO模式下激活。重复码可以在交织器880内部实施。开关870选择在ROBO模式下是绕过ROBO编码器860还是使用ROBO编码器860的输出。
交织器880对从开关870选择的数据分组进行交织。其可以用于正常模式和ROBO模式两者。交织器880可以使用线性块交织器并且可以使用更简单的架构来实现随机交织器的相同性能且计算更少。
非缓冲器890将最后分组分成小分组，使得每个小分组可以装配到一个OFDM符号中，如前所述。
图10是示出根据一个实施例的调制器720的图。调制器720包括DBPSK调制器1010、零填充1020、逆快速傅里叶变换（IFFT）1030、以及循环前缀（CP）扩展1040。注意，调制器720可以包括比上述元件更多或更少的元件。此外，上述元件中的任一个可以由硬件、软件、固件或者硬件、软件和固件的任何组合来实施。
图11A是示出根据一个实施例的DBPSK调制器1010的图。DBPSK调制器1010包括映射器1110和差分调制器1120。
映射器1110对数据比特进行映射以用于差分调制。每个相位矢量可以使用其前身（相同载波、先前符号）作为相位参考。DBPSK的映射函数可以在表11中给出。
Figure 652444DEST_PATH_IMAGE016
表11：第K个子载波的DBPSK编码表
第一符号的初始相位是前导符号的载波相位并且在表12中提供。表12中的每个值可以是π/8的整数倍（multiple integer）并且可以由4个比特量化。表12中的前导相位参考索引可以从1开始并且其可以指代对应频带中的第一载波，如表13中给出的。注意，载波索引可以从0到127编号。这可以在图11B中示出。
Figure 827073DEST_PATH_IMAGE017
表12：前导相位矢量定义
表13：每个频带的第一和最后载波索引
图11B是示出根据一个实施例的载波索引号的图。
IFFT 1030可以获取输入矢量的256点IFFT并且可以产生前面是循环前缀的N_CP个字的主256个时域OFDM字。换言之，在IFFT 1030的输出处的最后N_CP个样本可以被获取并且放在符号前面。有用输出可以是IFFT系数的实部。图11C是示出根据一个实施例的输入/输出配置的图。与每个频带关联的第一载波索引Cn1和最后载波索引Cn2可以在表13中给出。
图12是示出根据一个实施例的PSD整形模块730的图。PSD整形模块730包括升余弦整形1210、重叠1220和预加重滤波器1230。
图13A是示出根据一个实施例的升余弦函数的图。图13B是示出根据一个实施例的重叠和相加操作的图。
为了减小带外发射并且减小频谱旁瓣，可以应用窗函数。在一个实施例中，升余弦整形1210可以被应用于所有数据符号。然后，连续符号的尾部和头部可以由重叠1220进行重叠并且相加在一起。下面描述该过程。符号的每侧可以首先被图13A示出的升余弦函数整形。
在每个8-样本边界处的窗函数可以是升余弦函数且其值在表14中给出。该窗函数在其他样本处可以具有等于1的值。然后，来自符号每一侧的该符号的8个尾部和8个头部整形样本可以与相邻符号的尾部和头部样本重叠，如图13B所示。换言之，为了构造第n个符号，首先其8个头部样本可以与第（n-1）个符号的8个尾部样本重叠并且其8个尾部样本可以与第（n+1）个符号的8个头部样本重叠。最后，对应的重叠部分可以相加在一起。注意，第一符号的头部与前导的尾部重叠。并且，最后符号的尾部可以被发送出去而不应用重叠。
Figure 297686DEST_PATH_IMAGE019
表14：升余弦样本
图14是示出根据一个实施例的前导信号的图。
存储器位置可能需要在基带中被分配以存储前导样本。前导样本可以在初始化周期期间由实施MAC层的处理器预先准备并且下载到基带存储器中。前导符号的每个样本可以具有8比特长度。可以添加到每个PHY帧的开头的前导信号可以在图14中示出。其可以包括类型P的8个符号和类型M的1.5个符号。样本总数可以等于2432个样本。第一8个样本和最后8个样本可以根据升余弦窗进行整形。注意，最后8个样本可以与第一数据符号的第一8个样本重叠。在实践中，我们仅需要存储符号P的256个样本、符号M的256个样本、第一8个样本和最后8个样本。注意，符号M在正常模式下与在ROBO模式下可以不同。在ROBO模式下，符号M的正负号（sign）可以与P符号的相反，因此可以不需要额外的储存器来存储ROBO模式的另一符号M。在正常模式下，M符号与P符号可以具有90°的相移。
图15是示出根据一个实施例的预加重滤波器1230的图。
时域预加重滤波器：
时域预加重滤波器1230可以是线性均衡方法，其中传输信号频谱可以被整形以补偿幅度失真。该滤波器的目的可以是提供对传输信号的频率整形以便补偿在信号通过电力线时引入到信号的衰减。
预加重滤波器1230可以是一阶递归滤波器，其传递函数为H(z) = 0.5*[ (Gamma + Beta*z^-1) / (1 - R*z^-1) ]。其可以用下面的推迟方程来指定：
y(n) = 0.5*[ Gamma*x(n) + Beta*x(n-1) + R*y(n-1) ]。
如所示的，预加重滤波器1230可以具有一个零点和一个极点。在该实施方式中，Gamma，Beta和R可以是可编程的并且可以被分配16比特寄存器。预加重滤波器1230可以是正好在输出格式器750之前的传输路径中的最后块。预加重滤波器可以具有以下寄存器要求：启用/禁用比特以启用/绕过预加重滤波器；Gamma寄存器（带正负号的16比特）：用于控制预加重滤波器的形状的参数；Beta寄存器（带正负号的16比特）：用于控制预加重滤波器的形状的参数；以及R寄存器（带正负号的16比特）：用于控制预加重滤波器的形状的参数。
频域预加重滤波器：
图16是示出根据一个实施例的预加重滤波器的图。该块的目的可以是提供对传输信号的频率整形以便补偿在信号通过电力线时引入到信号的衰减。
频域预加重滤波器可以包括乘法器，其可以将OFDM符号的复频域样本与128个实滤波器系数相乘，然后在输出处进行四个右移。滤波器系数可以是表示从0h到10h的无正负号值的5个比特。不可以允许滤波器系数具有大于10h的值。滤波器可以将OFDM符号的第一128个频域复样本与滤波器的128个实系数相乘。OFDM符号的剩余128个频域样本通常可以设置为零并且不可以与滤波器系数相乘。如下面的框图所示，输入复样本每个可以是8个比特，而滤波器系数每个可以是5个无正负号比特。由于任何滤波器系数的最大允许值可以是10h，所以乘法的输出可以是12比特（不是13比特）。该输出然后可以被右移4以得到可以用作IFFT输入的8比特的最后输出。
滤波器系数值可以从0变到16，并且由于我们在输出处进行4个右移，所以断定滤波器可以为128个载波中的任一个提供以下衰减：
缩放因子 衰减（以dB计）
========== =============
16/16 0 dB
15/16 -0.53 dB
14/16 -1.16 dB
13/16 -1.8 dB
12/16 -2.5 dB
11/16 -3.25 dB
10/16 -4 dB
9/16 -5 dB
8/16 -6 dB
7/16 -7.2 dB
6/16 -8.5 dB
5/16 -10.1 dB
4/16 -12 dB
3/16 -14.5 dB
2/16 -18 dB
1/16 -24 dB
0/16 -无限
可能需要以下寄存器来控制频域预加重滤波器：启用/禁用比特：允许启用/禁用滤波器。
发射器（ TX ） P 和 D 缩放器：
为了关于数据的功率电平控制P和M的发射功率电平，可以在发射器中实施两个缩放器：用于缩放数据的数据缩放器、以及用于控制我们正使用IFFT从频域产生的P与M的电平的P/M缩放器。下面可以描述这两个缩放器。在接收器路径上，可能不需要缩放。
图17A是示出根据一个实施例的发射器数据路径上的数据缩放器的图。图17B是示出根据一个实施例的发射器数据路径上的P和M缩放器的图。图17C是示出根据一个实施例的频域P和M信号的缩放器的图。提供图17A和17B以示出如何可以产生和缩放4比特同步参考。P/M缩放器用于缩放频域P和M的IFFT输出，使得它们的电平可以尽可能地接近于原始时域P与M。一旦完成此操作，数据缩放器用于实现期望的P/Data（数据）RMS比。在下文中，首先描述P/M缩放器，接着描述数据缩放器，它们可以具有等同的架构。
图17C示出了如何可以缩放频域P和M的IFFT输出，使得它们的电平可以尽可能接近于原始时域P与M。该块可以被称作“P/M缩放器”。该表列出对于不同宽带和窄带标准的P_scale_factor（P缩放因子）和P_shift_factor（P偏移因子）寄存器的值。
数据缩放器可以具有与P/M缩放器等同的块，除了P_scale_factor被重命名为DATA_scale_factor，并且P_shift_factor被重命名为DATA_shift_factor，其中两者的每一个都可以保持8个比特。该表示出了对于不同标准的数据缩放器的缺省值。
图18是示出根据一个实施例的接收器1800的图。接收器1800包括数据格式器1810、直流（DC）阻断器1815、模拟自动增益控制（AGC）处理器1820、处理单元1830、数字AGC处理器1840、解调器1850、符号同步器1852、帧同步器1854、前导FFT系数缓冲器1860、模式检测器1870和FEC解码单元1880。注意，接收器1880可以包括比上述元件更多或更少的元件。此外，上述元件中的任一个可以由硬件、软件、固件或者硬件、软件和固件的任何组合来实施。
图19是示出根据一个实施例的解调器1850的图。解调器1850包括循环前缀（CP）移除器1910、FFT处理器1920和DBPSK解调器1930。
图20是示出根据一个实施例的FEC解码单元1880的图。FEC解码单元1880包括缓冲器2010、去交织器2020、ROBO组合器2030、零移除器2040、Viterbi解码器2050、RS解码器2060和解扰器2070。注意，FEC解码单元1880可以包括比上述元件更多或更少的元件。此外，上述元件中的任一个可以由硬件、软件、固件或者硬件、软件和固件的任何组合来实施。
在接收器侧，PHY层可以从电力线接收其输入样本并且可以将解调的数据比特移交给MAC层。处理单元1830可以包括第一无限脉冲响应（IIR）滤波器1832、第二IIR滤波器1834、扰乱消除器1836和均方根（RMS）模块1838。扰乱消除器1836移除输入信号中的干扰或扰乱信号。符号同步器1852和帧同步器1854可以用于前导（ACK信号）检测、符号和帧同步。帧同步器1854和前导FFT系数缓冲器1860分别可以用于执行初始前导相位和信道估计。
同步器1852和1854以及扰乱消除器1836可以在系统处于“接收”模式时开启。如果扰乱或干扰信号可能存在于信道中并且被检测到，则可以设置开关，使得可以从扰乱消除器1836的输出处获取信号。扰乱消除器1836中的扰乱检测器可以自动地完成此操作。模式检测器1870检测操作模式并且视情况而定设置ACK标志1872或ROBO标志1874。
对于不同的频带可以使用两个不同的同步器电路，一个用于FCC,ARIB和CENELEC频带（宽带OFDM）而另一个用于CENELEC B, C和BC(窄带OFDM)。同步器的任务可以是检测前导并且获得前导符号的开始（符号同步器）和数据符号的开始（帧同步器）。一可以找到数据符号的开始，就可以移动开关以将CP移除器放在信号路径中的解调器1850（图19）中。同时，定时器1865可以启用以产生物理载波感测（PCS）信号。该信号可能在整个帧周期内都是高的。可以在PCS信号的结尾重置ACK标志1872和ROBO标志1874。注意，相同的波形可以用于ACK信令并且因此一检测到前导，就可以设置ACK标志1872。该标志的值可以由MAC软件读取并且可以在PCS信号的结尾重置。注意，帧同步器1854还可以检测PHY帧是在ROBO模式下还是在正常模式下，并相应地设置/重置ROBO标志1874。
一旦符号同步器识别前导符号的开始，可以激活初始信道估计器。此时可以设置开关，因为可能不存在前导符号的循环前缀扩展。该块可以从前导测量参考相位。其还可以在每个频率仓处测量信道质量。信道估计器还可以估计每个载波的SNR。
ROBO标志1874可以选择FEC解码单元1880中的开关位置。取决于前导波形，帧同步器1854可以识别该帧是在ROBO模式下还是在正常模式下并且FEC解码电路1880中的开关被相应地设置。
图21是示出根据一个实施例的与接收器中的事件关联的时序。
数据格式器1810可以从模数转换器（ADC）获取数据比特并且可以执行包括缩放和映射到方便的带正负号值表示的任务。DC阻断器1815可以用于移除输入数据的DC分量。由于不可以期望A/D转换器和模拟前端电路是完全没有直流的，所以该滤波器可以移除DC残余。图22是示出根据一个实施例的DC阻断器1815的图。DC阻断器1815可以是具有传递函数为H(z)=1-z-1/1-Az-1的一阶递归滤波器。其可以用推迟方程y(n)=x(n)-x(n-1)+A y(n-1)来指定。DC阻断器可以在DC（z=1）处具有零点并且在z=A处接近DC具有极点。为了使零点和极点彼此相消，A可以选择为尽可能地为单位圆。在一个实施例中，A=.995*215=32604。DC阻断器1815可以是接收器路径中的在扰乱消除器1836之前的第一块。可以为DC阻断器1815分配启用/禁用寄存器。
图23是示出根据一个实施例的FFT 1920的图。与用于发射器中的IFFT相同的结构也被用于FFT。
图24是示出根据一个实施例的DBPSK解调器1930的图。在连续符号上载波之间的相位差可以在当前符号的FFT可以与先前符号的FFT的共轭值相乘之后被估计。在图4.15的每个节点处的信号大小可以等于载波数目（Ncarr）。在乘法器的输出处的信号的实值可以被获取并且由软检测块适当地量化。每个比特（由每个载波承载）可以由整数表示。该数的值可以取决于比特的可靠性。该整数的长度可以以定点实施方式提供。
比特去交织器2020可以反转在发射器部分中描述的映射。
图25是示出根据一个实施例的ROBO组合器/解码器2030的图。在ROBO模式下，编码的数据可以通过奇偶校验比特扩展4倍。对于重复码，每个解调载波的软值被获得。然后，与一个数据比特关联的所有四个值可以在硬解码之前被平均。Viterbi解码器的输出处的误差往往以突发的方式发生。为了校正这些突发误差，RS码可以与卷积码联接。
图26是示出根据一个实施例的RS解码器2060的图。
解扰器2070可以反转在发射器中对源信息比特进行的加扰动作。
模拟和数字自动增益控制（AGC）用于把接收的信号调整到预定电平并且减少其电平中的任何变化。其包括进行初始增益水平调整的模拟AGC块，所述模拟AGC块后面是进行附加的且更精细的调整的数字AGC块。
该系统的益处可以包括：（1）防止接收的信号电平中的显著波动，其可能使接收器的性能显著恶化；（2）显著增加系统的动态范围；和（3）跟踪信号变化并且将接收的信号归一化到预定比特大小内。一般而言，组合的模拟和数字AGC可以包括两个部件：模拟AGC块和数字AGC块，二者以级联结构工作以便控制接收的信号电平。模拟AGC块是反馈系统，其中在块的输出处的能量被计算并且用于调整该块的增益。其后面是数字AGC块，该数字AGC块是前馈系统，其中数字AGC的输入（其是在可能通过处理单元后来自模拟AGC的输出，所述处理单元包括扰乱消除器）处的能量被计算并且用于控制数字AGC的增益。模拟和数字块的希望增益通过归一化相应块的计算能量和希望能量来计算。然后，对于每个块，二者之间的差别被计算并且该值用于指定如何缩放（例如右移或左移）该块的输入样本。该差值可以被舍入到最近的2P，其中P是非负整数，并且得到的P除以2并用于指定右移或左移的量。在一个实施例中，该差可以通过用计算的能量归一化希望的能量（例如将希望的能量除以计算的能量）来计算。这样做消除了对两个量取平方根，并且将它们彼此相除的需要并且因此显著减少了实施两个块所需的硬件。
组合的模拟和数字AGC可以执行以下操作中的至少一个或者具有以下特性：
·将使用反馈机构实施的模拟AGC和使用前馈结构实施的数字AGC组合。
·通过使用归一化方法而不是对每个块的计算能量和希望能量取平方根然后将它们彼此相除来计算每个块的希望增益，显著减少了实施AGC所需的硬件。
· 将模拟带通IIR滤波器插入在模拟AGC的前面以便减少在模拟AGC的输入处的信号中的带外噪声，这导致计算的能量值中的显著更少的波动并且因此导致针对模拟AGC的更稳定的计算增益值。
·在模拟AGC之后和数字AGC之前插入数字带通（例如双二阶IIR）滤波器以便减少在数字AGC的输入处的信号中的带外噪声，这导致计算的能量值中的显著更少的波动并且因此导致针对数字AGC的更稳定的计算增益值。
·在模拟和数字AGC之间插入扰乱消除器，使得数字AGC用于补偿由消除信号中的任何可能干扰的扰乱消除器产生的输入信号中的任何衰减。
·使用外部信号来控制何时冻结（freeze）/解冻（unfreeze）AGC,其中冻结AGC是指保持AGC的增益不变并且停止计算模拟和数字块的任何新增益直到外部信号被重置以指示解冻AGC为止。
·使用两个独立的外部信号，其中一个信号用于冻结/解冻模拟AGC块而第二外部信号用于冻结/解冻数字AGC块。
· 跟踪信号变化和归一化接收的信号到为使误差校正以最优方式操作而所需的适当比特大小。
图27是示出根据一个实施例的组合的模拟和数字AGC 2700的图。模拟和数字AGC 2700包括模拟AGC处理器1820、处理单元1830、数字AGC处理器1840和状态控制器2710。模拟和数字AGC 2700的一部分在图18中示出。注意，模拟和数字AGC 2700可以包括比上述元件更多或更少的元件。此外，上述元件中的任一个可以由硬件、软件、固件或者硬件、软件和固件的任何组合来实施。
模拟AGC处理器1820使用反馈机构来控制输入信号的模拟可调整增益。模拟AGC处理器1820产生第一信号。处理单元1830将第一信号变换为第二信号。变换可以包括以下操作中的任一个：滤波（例如，噪声拒绝）、扰乱消除、能量计算。处理单元1830可以包括以下部件中的一个或多个：第一滤波器1832、第二滤波器1834、扰乱消除器1836和RMS模块1838。注意，可能不需要处理单元1830，在此情况下模拟AGC处理器1820的输出可以直接去往数字AGC处理器1840的输入。数字AGC处理器1840使用前馈机构来控制第二信号的数字可调整增益。数字AGC处理器1840的输出可以去往接收器的其他部分，诸如符号同步器1852和/或解调器1850。状态控制器3410对模拟AGC处理器1820、处理单元1830和数字AGC处理器1840执行各种控制功能。状态控制器2710可以产生到各种部件的命令序列以避免进入滞后状态，其中模拟PGA和数字PGA块彼此不同步地操作。状态控制器2710包括用于控制模拟AGC处理器1820的状态的模拟状态控制器2712、用于控制处理电路1830的状态的处理状态控制器2714以及用于控制数字AGC处理器1840的状态的数字状态控制器2716。在一个实施例中，模拟状态控制器2712产生模拟控制信号来冻结和解冻模拟AGC处理器1820。数字状态控制器2716产生数字控制信号来冻结和解冻数字AGC处理器1840。数字控制信号可以独立于模拟控制信号来产生。注意，冻结AGC处理器是指保持AGC的增益不变并且停止计算AGC处理器的任何新增益直到对应的外部信号被重置以指示解冻AGC为止。解冻是指移除冻结条件。
图28是示出根据一个实施例的模拟AGC处理器1820的图。模拟AGC处理器1820包括模拟可编程增益放大器（PGA）2810、直流（DC）阻断器2820和模拟增益调整器2830。
模拟PGA 2810使用模拟可调整增益根据输入信号产生放大的信号。注意，词语“放大”不一定是指增加。其还可以对应于根据增益值的减小。DC阻断器2820阻断来自放大的信号的DC分量以提供第一信号。模拟增益调整器2830根据第一信号产生到模拟PGA 2810的模拟可调整增益。
图29是示出根据一个实施例的模拟增益调整器2830的图。模拟增益调整器2830包括输入能量计算器2910、第一缩放器2920、平均滤波器2930、更新计数器2940、第二缩放器2950和增益计算器2960。
输入能量计算器2910计算第一信号的能量信号。可以使计算的能量值对于系统的控制单元可访问，使得其可以用于报告模拟PGA块的输出处的信号的RMS。注意，该能量是模拟PGA块的信号输出的能量，而在数字PGA中计算的能量是到数字PGA块的信号输入的能量。可以通过对输入进行平方并且将结果与因子相加来计算该能量。在一个实施例中，输入信号可以是8比特并且输入能量计算器2910的结果可以是24比特。第一缩放器2920缩放能量信号以提供缩放的能量信号。这可以通过将值右移适当的比特数目来执行。在一个实施例中，第一缩放器2920的输出可以是16比特。平均滤波器2930产生平均的能量信号。其可以是移动平均滤波器。在一个实施例中，平均滤波器2930的输出是21比特。更新计数器2940对用于更新的样本数目进行计数。更新计数器2940产生指示符以指示增益计算器2960计算的值是否应当被更新。换言之，增益计算器2960计算的值在预定和可编程时间间隔或窗期间得以维持。当更新计数器2940到达更新时间时，其将平均滤波器2930的结果沿着路径传递到增益计算器2960，使得新值被更新。在一个实施例中，用于更新的时间间隔等于256个样本。当更新计数器2940值超过预定和可编程窗长度（由windowLength标记）时，平均滤波器2930的结果被传递到第二缩放器2950。第二缩放器2950缩放平均的能量信号以提供标记为analogCurrentEnergy的当前能量信号。在一个实施例中，第二缩放器2950执行右移5比特以将21比特结果缩放到16比特值。增益计算器2960计算模拟可调整增益和衰减指示符。标记为ageGainShift的模拟可调整增益可以如下计算：通过将由desiredAnalogEnergy标记的希望能量值除以当前能量信号的值来计算增益，然后根据增益=2∧ageGainShift来获得ageGainShift。希望能量值指定在模拟PGA块的输出处的希望能量。该计算将提供模拟PGA 2810所需的附加增益（或衰减）。由attenFlag标记的衰减指示符指示是否断言衰减。
ageGainShift值这里可以指定使模拟PGA 2810可能必须应用的附加偏移（放大或衰减）的量加倍（因为实际的附加增益应当为=SORT(desiredAnalogEnergy/analogCurrentEnergy，但是在模拟增益调整器2830中我们使用desiredAnalogEnergy/analogCurrentEnergy来计算ageGainShift)。因此实际的附加偏移量可以是ageGainShift/2。由ageGainShift/2指定的量可以是可能需要在模拟PGA 2810处应用的附加增益量。这可以与数字PGA情况相反，在数字PGA情况中该值指定数字PGA可能需要应用的总增益。该差别的原因是：对于数字PGA，currentEnergy指定在数字PGA处理器1840的输入处的能量（并且因此获得希望的数字增益，其中我们将希望的输出能量除以该增益）；而对于模拟PGA 2810，analogCurrentEnergy指定在模拟PGA处理器2810的输出处的能量，并且因此通过将希望的输出能量除以该值可以给出模拟PGA 2810应当应用多少附加增益。模拟增益调整器2830可以在256或512个样本的最小间隔上计算信号能量，因此这样，至少每隔一个P符号可以不被失真（即对其所有样本应用相同增益）。analogcurrentEnergy值可能在每次我们解冻PGA时可能需要被重置到零，使得其可以不将来自先前帧的数据的计算能量添加到当前帧的P能量。ageGainShift和attenFlag可以被用作查找表的索引以提供适当的增益值。
增益计算器2960可以包括差处理器和舍入元件。差处理器计算希望的能量值和表示当前能量信号的当前能量值之间的差值。差处理器可以通过当前能量值来归一化希望的能量值。舍入元件可以耦合到差处理器以将差值舍入到最近的2P，其中P是非负整数。P/2的值用于指定表示模拟可调整增益的左移或右移的量，如上所述。
图30是示出根据一个实施例的数字AGC处理器1840的图。数字AGC处理器1840包括增益处理器3010和数字增益调整器3020。
增益处理器3010基于数字可调整增益来放大或衰减第二信号。数字增益调整器3020产生到增益处理器3010的数字可调整增益。
图31是根据一个实施例的数字增益调整器3020的图。数字增益调整器3020类似于模拟增益调整器2830。其包括输入能量计算器3110、第一缩放器3120、平均滤波器3130、更新计数器3140、第二缩放器3150和增益计算器3160。
输入能量计算器3110计算第二信号的能量信号。第一缩放器3120缩放能量信号以提供缩放的能量信号。平均滤波器3130产生平均的能量信号。更新计数器3140对用于更新的样本数目进行计数。第二缩放器3150缩放平均的能量信号以提供当前能量信号。增益计算器3160计算数字可调整增益和衰减指示符。这些部件的操作类似于上面对于模拟增益调整器2830描述的操作。例如，增益计算器3160可以包括差处理器和舍入元件。差处理器计算希望的能量值和表示当前能量信号的当前能量值之间的差值。差处理器可以通过当前能量值来归一化希望的能量值。舍入元件可以耦合到差处理器以将差值舍入到最近的2P，其中P是非负整数。P的值用于指定表示数字可调整增益的左移或右移的量，如上所述。
存在组合的模拟PGA和数字PGA块2700的若干方面。
在状态控制器2710中，模拟状态控制器2712、处理状态控制器2714和数字状态控制器2716一起工作以确保一致且平滑的操作。
对于模拟状态控制器2712，新状态可能需要正好在符号同步器被启用之后但是在数字PGA被冻结之前被添加。该状态可以称为“Adjust_Analog_Gain”状态并且将对于M个符号运行，其中M是预定数目，或者直到实现符号同步为止。两种设计可以被提出用于状态机，每个具有其优点和缺点。在第一设计中，模拟和数字PGA可以同时更新并且一旦符号同步器检测到符号边界则二者可以被解冻。在第二设计中，可以正好在启用同步器之后允许模拟PGA适配用于第一K个符号，其中K是预定数目，在此期间数字PGA可以被冻结。在K个符号之后，模拟PGA可以被冻结，而数字PGA开始适配并且继续适配直到符号同步器检测到其第二峰值，在该点处数字PGA被冻结。
图32A是根据一个实施例的用于状态控制的第一设计的过程3200的图。
在开始之后，过程3200解冻模拟和数字AGC（块3210）。接着，过程3200启用符号同步器（块3220）。然后，过程3200检测到第二峰值（块3230）。接着，过程3200冻结模拟和数字AGC(块3240)并且然后终止。
图32B是示出根据一个实施例的用于状态控制的第二设计的过程3250的图。
在开始之后，过程3250解冻模拟AGC并且冻结数字AGC(块3260)。接着，过程3250启用符号同步器（块3265）。然后，过程3250在K个符号之后冻结模拟AGC，其中K是预定数目，并且解冻数字AGC(块3270)。接着，过程3250检测第二峰值（块3275）。接着，过程3250冻结数字AGC（块3280）并且然后终止。
图33是示出根据一个实施例的滤波器1832或1834的图。为了拒绝对系统的带外噪声和干扰，可以在系统中使用滤波器。滤波器1832和/或1834可以表示在模拟AGC处理器1820之后和在数字AGC处理器1840之前的数字带通双二阶IIR滤波器，以便减小在数字AGC处理器1840的输入处的信号中的带外噪声，这导致计算的能量值中的显著更少的波动并且因此导致针对数字AGC处理器1840的更稳定的计算增益值。因为制作锐利的模拟滤波器具有一些问题，所以模拟和数字滤波器的组合可以用于系统中以实现希望的带外衰减。当IIR滤波器可以以二阶部分实施时，量化和系数可能不成问题。可能需要两个SOS,每个SOS实施如下的一般二阶传递函数：
Figure 376500DEST_PATH_IMAGE020
等效地，上述传递函数可以转化为以下的不同方程：
Figure 405636DEST_PATH_IMAGE021
因此每个滤波器可能需要存储x[n-1], x[n-2], y[n-1]和y[n-2]。输入可以是样本x并且对应的输出可以是样本y。为了具有更好的定点性能，y[n]的公式可以被分解为两个部分：
滤波器可以具有等同的结构并且每个滤波器可以配置为具有一组系数以成为LP或HP滤波器并且LP-LP和LP-HP的组合可以被用于该设置中。系数是标准相关的，因此可以驻留在配置存储器中。输入和输出中的每一个可以是10比特。对于稳定/最小相位巴特沃斯（butter-worth）IIR滤波器，系数在[-2,2]之间。通过使用16比特系数，我们可以在范围[-4,4]中调节系数。应当注意，对于稳定的IIR滤波器，比特增长可能受限。在每个帧的开头处，滤波器可以被初始化，其中历史值全都重置为零，即x[n-1]= x[n-2]= y[n-1]= y[n-2]=0。
图34是示出根据一个实施例的RMS模块1838的图。RMS模块或块1838可以正好放在数字AGC之前并且可以一直运行，而不管AGC是启用还是禁用、冻结还是解冻。该块可以计算数字AGC的输入处的能量，其方式与数字AGC块计算数字AGC输入的能量的方式相同；然而，该块可以在长得多的时间上执行测量，以导致更准确的测量。注意，该块将计算输入信号的能量而不是rms。计算RMS可能需要获取计算的能量值的平方根，其可以由用户离线完成。
通过计算输入能量，我们还可以通过简单地乘以数字AGC的增益来计算输出能量。在此情况下，可以在计算中使用的增益的值可以如下选择：
I） 如果AGC被禁用，增益=1。
II） 如果AGC被启用并且处于跟踪模式，则增益=从Adjust_PGA_Gain()块获得的ageGainShift。
III） 如果AGC被启用并且被冻结，则增益=oldAgeGain（注意，ageGainShift由Adjust_PGA_Gain()块保持更新，但是我们忽略该值）。
在一个实施例中，通过将“计算能量”块的输出限制为30比特，我们允许该块计算最大长度214（=16384）个样本上的能量，因为每个样本能量可以是16比特并且我们可以累积上至16384个值，所以我们可以得到占据上至30个比特的结果。注意，对于CENELEC C，帧长度是219140，因此最多我们可以测量其长度的7.5%上的能量。
RSM 模块状态控制：
处理状态控制器2714可以控制RMS模块1838。RMS模块1838可以被触发以开始按两个信号之一来计算信号能量，这取决于控制比特“RMS自由运行模式控制比特”的值。如果该比特被设置为1，这意味着我们想要rms块计算噪声能量而不是接收的信号的能量。在这种情况下，RMS模块1838应当由定时器触发，该定时器每秒钟触发其一次。确保发射器在RMS模块1838被配置处于“自由运行模式”的时间期间不发射将是用户的责任，因为该模式的目的可以仅是测量噪声的能量。另一方面，如果“RMS自由运行模式控制比特”被设置为零，则这意味着我们想要测量接收的数据的能量。在这种情况下，RMS模块1838可以被触发以每当其接收到“数据开始”信号时开始其计算，所述信号指示我们已检测到帧同步并且现在准备解码数据。具有这两个模式的目的是允许我们计算信号能量和噪声能量，因此允许我们计算接收的信号的SNR。
在两种情况下，一旦触发的信号被接收，RMS模块1838可以开始在预定数目的样本上计算数字AGC输入能量，所述预定数目的样本当前被设置为8192个样本并且可由用户编程。样本数目必须是2N的形式，其中N是最大值为14的整数。此外，当RMS模块1838可能不处于“自由运行模式”时，样本数目可能不大于一个数据帧的长度，所述一个数据帧的长度例如对于FCC标准可以是11120个样本。一旦在所有2N个样本上完成了计算，得到的18比特能量值可以被存储在应当使MCU可访问的“RMS数字AGC输入”寄存器中。RMS模块1838然后将得到适当的冻结（FROZEN）数字AGC增益值并且将其乘以计算的输入能量值并且将结果存储在“RMS数字AGC输出”寄存器中。RMS模块1838然后可以清除所有其能量寄存器，使得当其得到下一触发时，新的能量值可以被计算。然而注意，寄存器“数字AGC输入的RMS”和“数字AGC输出的RMS”可以不被清除，而是相反应当在每个帧的结尾处被更新。每当MCU想要得到RMS值时，其将简单地读取寄存器，并且此处的值将是来自先前触发的输入和输出能量。
事件序列可以总结如下：
1） RMS块状态控制可以检查RMS自由运行模式控制比特是0还是1。
1a）如果RMS自由运行模式控制比特=1，则RMS模块1838可以在其接收到来自1秒定时器的触发时开始计算能量。
1b）如果RMS自由运行模式控制比特=0，则RMS模块1838将在其接收到来自“数据开始”信号的触发时开始计算能量。
2） 当RMS模块1838已在寄存器“RMS窗长度”中指定的样本数目上对能量值进行求和时，RMS模块1838可以完成当前帧的能量计算。
3） 得到的18比特能量值可以被存储在“RMS数字AGC输入”寄存器中。
4） RMS模块状态机然后可以检查数字AGC是被启用还是被禁用。
A) 如果数字AGC被禁用，则计算的输入能量值还可以被复制到“RMS数字AGC输出”寄存器，因为输入和输出能量值可以是相同的，原因是禁用数字AGC等效于具有单位增益。
B) 如果数字AGC被启用，则RMS模块1838将得到适当的冻结数字AGC增益值并且将其乘以计算的能量值并将结果存储在“RMS数字AGC输出”寄存器中。注意，当RMS模块1838正在自由模式下运行时，数字AGC通常被解冻，并且因此在该情况下存储在“RMS数字AGC输出”寄存器中的值可以被用户忽略，因为其可能是使用冻结数字AGC增益值来计算的。
5） RMS模块1838然后可以清除所有其内部（INTERNAL）能量寄存器，使得对于下一触发，新的能量值被计算。注意，外部寄存器“数字AGC输入的RMS”和“数字AGC输出的RMS”可以不被清除，并且作为代替，可以保持相同的能量值，直到它们用下一帧（或者在自由运行模式下为下一触发）能量值进行更新。
有可能的是设计RMS模块状态控制，使得当其不处于自由运行模式时，其可以计算每个帧的两个RMS值：一个RMS值用于前导符号，而另一个RMS值用于数据符号。
图35是示出根据一个实施例的RMS模块1838的自由运行模式的图。应当注意，当处于自由运行模式时，该块保持运行并且更新其测量直到RMS自由运行比特被重置。MAC责任是决定测量是否是有效的。注意，AGC可以不被冻结，因此AGC增益可以改变。1的增益可以用于计算中（即RMS数字AGC输出（RMS Digital AGC Out）=RMS数字AGC输入（RMS Digital AGC In））。
图36是示出根据一个实施例的RMS模块1838的数据能量测量模式的图。该模式可以通过帧检测的标志来触发并且开始计算从具有（在帧检测之后已知的）索引dataStart的样本开始的数据的能量。该模式可以每帧测量一次能量，并且写入这些值。对于数据而言，AGC已经被冻结，因此为了计算RMS数字AGC输出，可以使用OldAttenFlag和OldAgeGain。
对于数据而言，AGC可能被冻结，因此测量RMS数字AGC输出的块可以使用以下方程：
If AGC_ENABLE
If AttenFlag = 0
RMS Digital AGC Out= RMS Digital AGC In << AgcGain;
Else
RMS Digital AGC Out = RMS Digital AGC In >> AgcGain;
End
图37是示出根据一个实施例的数字AGC处理器的过程的图。
图38是示出根据一个实施例的增益调整的过程的图。
AGC 状态控制：
AGC系统可以处于两个状态的其中一个：训练状态或“冻结”状态。
训练状态：在该状态中，数字增益调整器3020（见图37）可以正在更新ageGainShift和attenFlag的值，并且增益处理器3010可以正在使用这些更新的值。attenFlag（1比特）可以是计算数字AGC的函数的输入。其被提供为来自数字增益调整器3020的输出但是还应当可由用户编程。
冻结状态：在该状态下增益处理器3010可以使用正好在训练状态的结尾处可以由数字增益调整器3020计算的ageGainShift和attenFlag的值，并且其可以忽略任何更新值直到其退出该状态并且返回训练状态。
AGC系统可以正好在每个数据帧的结尾（其也是符号同步器被启用的位置）处被设置在训练模式，并且可以在符号同步器可以检测到第二峰值时（即当Symbol_Sync_Flag=TRUE时）切换到“冻结”模式。此外，在处于其训练模式的第一符号期间，增益处理器3010应当使用来自其先前冻结状态的ageGainShift和attenFlag值直到新的更新值（针对当前状态）可从数字增益调整器3020获得。这意味着其可以将ACG样本计数器重置为零。注意，AGC状态控制可以精确地与同步器状态控制同步以便避免任何性能恶化。
一个实施例的元件可以由硬件、固件、软件或其任何组合来实施。术语硬件通常指代具有诸如电子、电磁、光学、电光、机械、机电部分等的物理结构的元件。硬件实施方式可以包括模拟或数字电路、器件、处理器、专用集成电路（ASIC）、可编程逻辑器件（PLD）、现场可编程门阵列（FPGA）、或任何电子器件。术语软件通常指代逻辑结构、方法、规程、程序、例程、过程、算法、公式、函数、表达式等。术语固件通常指代实施或包含在硬件结构（例如闪存、ROM、EPROM）中的逻辑结构、方法、规程、程序、例程、过程、算法、公式、函数、表达式等。固件示例可以包括微代码、可写控制储存器、微编程结构。当以软件或固件实施时，实施例的元件基本上是执行必要任务的代码段。软件/固件可以包括执行在一个实施例中描述的操作的实际代码或模拟或仿真操作的代码。
程序或代码段可以存储在处理器或机器可访问介质中。“处理器可读或可访问介质”或“机器可读或可访问介质”可以包括可以存储、传输、接收或传递信息的任何介质。可以存储的处理器可读或机器可访问介质的示例包括储存介质、电子电路、半导体存储器设备、只读存储器（ROM）、闪存、可擦除可编程ROM（EPROM）、软盘、紧致盘（CD）ROM、光盘、硬盘等。机器可访问介质可以包含在制品中。机器可访问介质可以包括信息或数据，当机器访问所述信息或数据时所述信息或数据使得机器执行上述的操作或动作。机器可读介质还可以包括嵌入在其中的程序代码、（一个或多个）指令。程序代码可以包括用于执行上述的操作或动作的机器可读代码、（一个或多个）指令。术语“信息”或“数据”这里指代被编码用于机器可读目的的任何类型的信息。因此，其可以包括程序、代码、数据、文件等。
实施例的全部或一部分可以由各种装置实施，这取决于根据特定特征、功能的应用。这些装置可以包括硬件、软件或固件或者其任何组合。硬件、软件、或固件元件可以具有彼此耦合的若干模块。硬件模块通过机械、电学、光学、电磁或任何物理连接而耦合到另一模块。软件模块通过函数、规程、方法、子程序或子例程调用、跳转、链接、参数、变量和变元传递、函数返回等而耦合到另一模块。软件模块耦合到另一模块以接收变量、参数、变元、指针等和/或产生或传递结果、更新变量、指针等。固件模块通过上面的硬件和软件耦合方法的任何组合而耦合到另一模块。硬件、软件、或固件模块可以耦合到另一硬件、软件或固件模块的任一个。模块还可以是用于与运行在平台上的操作系统交互的软件驱动器或接口。模块还可以是用于配置、设置、初始化硬件装置、发送数据到硬件装置和从硬件装置接收数据的硬件驱动器。设备可以包括硬件、软件和固件模块的任何组合。
要明白，各个上面公开的和其他的特征和功能或其可选物可以希望地组合到许多其他不同的系统或应用中。各种当前未预见或未预期的可选物、修改、变化、或其改进随后可以由本领域的技术人员做出，随附权利书还打算包含这些可选物、修改、变化、或改进。

Claims (33)

1.一种设备，包括：
模拟自动增益控制（AGC）处理器，用于使用反馈机构来控制输入信号的模拟可调整增益，模拟AGC处理器产生第一信号；
耦合到AGC处理器的处理单元，用于将第一信号变换为第二信号；以及
耦合到处理电路的数字AGC处理器，用于使用前馈机构来控制第二信号的数字可调整增益。
2.权利要求1的设备，其中模拟AGC处理器包括：
模拟可编程增益放大器（PGA），用于使用模拟可调整增益根据输入信号来产生放大的信号；
耦合到模拟PGA的直流（DC）阻断器，用于阻断来自放大的信号的DC分量以提供第一信号；
耦合到DC阻断器的模拟增益调整器，用于根据第一信号产生到模拟PGA的模拟可调整增益。
3.权利要求2的设备，其中模拟增益调整器包括：
输入能量计算器，用于计算第一信号的能量信号；
耦合到能量计算器的第一缩放器，用于缩放能量信号以提供缩放的能量信号；
耦合到第一缩放器的平均滤波器，用于产生平均能量信号；
更新计数器，用于对用于更新的样本数目进行计数；
耦合到平均滤波器的第二缩放器，用于缩放平均的能量信号以提供当前能量信号；以及
耦合到第二缩放器的增益计算器，用于计算模拟可调整增益和衰减指示符。
4.权利要求3的设备，其中增益计算器包括：
差处理器，用于计算希望的能量值和表示当前能量信号的当前能量值之间的差值；
耦合到差处理器的舍入元件，用于将差值舍入到最近的2P，其中P是非负整数，P/2的值用于指定表示模拟可调整增益的左移或右移的量。
5.权利要求1的设备，其中处理电路包括：
噪声拒绝滤波器，用于拒绝来自第一信号的噪声。
6.权利要求5的设备，其中噪声拒绝滤波器包括数字带通双二阶无限脉冲响应（IIR）滤波器。
7.权利要求2的设备，其中处理电路包括：
扰乱消除器，用于移除来自第一信号的干扰。
8.8．权利要求5的设备，其中处理电路还包括：
耦合到噪声拒绝滤波器的扰乱消除器，用于移除来自噪声拒绝的第一信号的干扰。
9.9．权利要求1的设备，其中处理电路包括：
能量计算器，用于计算第一信号的能量信号。
10.权利要求1的设备，其中数字AGC处理器包括：
增益处理器，用于基于数字可调整增益来放大或衰减第二信号；以及
耦合到增益处理器的数字增益调整器，用于产生到增益处理器的数字可调整增益。
11.权利要求10的设备，其中数字增益调整器包括：
输入能量计算器，用于计算第二信号的能量信号；
耦合到能量计算器的第一缩放器，用于缩放能量信号以提供缩放的能量信号；
耦合到第一缩放器的平均滤波器，用于产生平均的能量信号；
更新计数器，用于对用于更新的样本数目进行计数；
耦合到平均滤波器的第二缩放器，用于缩放平均的能量信号以提供当前能量信号；以及
耦合到第二缩放器的增益计算器，用于计算数字可调整增益和衰减指示符。
12.权利要求11的设备，其中增益计算器包括：
差处理器，用于计算希望的能量值和表示当前能量信号的当前能量值之间的差值；
耦合到差处理器的舍入元件，用于将差值舍入到最近的2P，其中P是非负整数，P的值用于指定表示数字可调整增益的左移或右移的量。
13.权利要求1的设备，还包括：
耦合到模拟AGC处理器的模拟状态控制器，用于控制模拟AGC处理器的状态，所述模拟状态控制器产生模拟控制信号来冻结和解冻模拟AGC处理器；
耦合到处理电路的处理状态控制器，用于控制处理电路的状态；以及
耦合到数字AGC处理器的数字状态控制器，用于控制数字AGC处理器的状态，所述数字状态控制器产生数字控制信号来冻结和解冻数字AGC处理器，所述数字控制信号独立于模拟控制信号来产生。
14.一种方法，包括：
使用模拟自动增益控制（AGC）处理器，使用反馈机构来控制输入信号的模拟可调整增益以产生第一信号；
将第一信号变换为第二信号；以及
使用数字AGC处理器，使用前馈机构来控制第二信号的数字可调整增益。
15.权利要求14的方法，其中控制模拟可调整增益包括：
使用模拟可调整增益根据输入信号来产生放大的信号；
阻断来自放大的信号的DC分量以提供第一信号；
根据第一信号来产生模拟可调整增益。
16.权利要求15的方法，其中产生模拟可调整增益包括：
计算第一信号的能量信号；
缩放能量信号以提供缩放的能量信号；
根据缩放的能量信号来产生平均的能量信号；
对用于更新的样本数目进行计数；
缩放平均的能量信号以提供当前能量信号；以及
根据当前能量信号来计算模拟可调整增益和衰减指示符。
17.权利要求16的方法，其中计算模拟可调整增益包括：
计算希望的能量值和表示当前能量信号的当前能量值之间的差值；
将差值舍入到最近的2P，其中P是非负整数，P/2的值用于指定表示模拟可调整增益的左移或右移的量。
18.权利要求14的方法，其中变换第一信号包括：
使用噪声拒绝滤波器来拒绝来自第一信号的噪声。
19.权利要求18的方法，其中噪声拒绝滤波器包括数字带通双二阶无限脉冲响应（IIR）滤波器。
20.权利要求15的方法，其中变换第一信号包括：
移除来自第一信号的干扰。
21.21．权利要求18的方法，其中变换第一信号还包括：
移除来自噪声拒绝的第一信号的干扰。
22.22．权利要求14的的方法，其中变换第一信号包括：
计算第一信号的能量信号。
23.权利要求14的方法，其中控制数字可调整增益包括：
基于数字可调整增益来放大或衰减第二信号；以及
产生到增益处理器的数字可调整增益。
24.权利要求23的方法，其中产生数字可调整增益包括：
计算第二信号的能量信号；
缩放能量信号以提供缩放的能量信号；
根据缩放的能量信号来产生平均的能量信号；
对用于更新的样本数目进行计数；
缩放平均的能量信号以提供当前能量信号；以及
根据当前能量信号来计算数字可调整增益和衰减指示符。
25.权利要求24的方法，其中计算数字可调整增益包括：
计算希望的能量值和表示当前能量信号的当前能量值之间的差值；
将差值舍入到最近的2P，其中P是非负整数，P的值用于指定表示数字可调整增益的左移或右移的量。
26.权利要求14的方法，还包括：
控制模拟AGC处理器的状态，包括产生模拟控制信号来冻结和解冻模拟AGC处理器；
控制处理电路的状态；以及
控制数字AGC处理器的状态，包括产生数字控制信号来冻结和解冻数字AGC处理器，所述数字控制信号独立于所述模拟控制信号来产生。
27.27.一种系统，包括：
－前端处理模块，用于处理输入信号，所述前端处理模块包括：
――模拟自动增益控制（AGC）处理器，用于使用反馈机构来控制输入信号的模拟可调整增益，所述模拟AGC处理器产生第一信号；
――耦合到AGC处理器的处理单元，用于将第一信号变换为第二信号；以及
――耦合到处理电路的数字AGC处理器，用于使用前馈机构来控制第二信号的数字可调整增益以产生输出信号；
－耦合到前端处理模块的解调器，用于解调从输出信号获得的分组；以及
－耦合到解调器的解码器，用于解码解调的分组。
28.权利要求27的系统，其中模拟AGC处理器包括：
模拟可编程增益放大器（PGA），用于使用模拟可调整增益根据输入信号来产生放大的信号；
耦合到模拟PGA的直流（DC）阻断器，用于阻断来自放大的信号的DC分量以提供第一信号；
耦合到DC阻断器的模拟增益调整器，用于根据第一信号来产生到模拟PGA的模拟可调整增益。
29.权利要求28的系统，其中模拟增益调整器包括：
输入能量计算器，用于计算第一信号的能量信号；
耦合到能量计算器的第一缩放器，用于缩放能量信号以提供缩放的能量信号；
耦合到第一缩放器的平均滤波器，用于产生平均的能量信号；
更新计数器，用于对用于更新的样本数目进行计数；
耦合到平均滤波器的第二缩放器，用于缩放平均的能量信号以提供当前能量信号；以及
耦合到第二缩放器的增益计算器，用于计算模拟可调整增益和衰减指示符。
30.权利要求27的系统，其中数字AGC处理器包括：
增益处理器，用于基于数字可调整增益来放大或衰减第二信号；以及
耦合到增益处理器的数字增益调整器，用于产生到增益处理器的数字可调整增益。
31.权利要求30的系统，其中数字增益调整器包括：
输入能量计算器，用于计算第二信号的能量信号；
耦合到能量计算器的第一缩放器，用于缩放能量信号以提供缩放的能量信号；
耦合到第一缩放器的平均滤波器，用于产生平均的能量信号；
更新计数器，用于对用于更新的样本数目进行计数；
耦合到平均滤波器的第二缩放器，用于缩放平均的能量信号以提供当前能量信号；以及
耦合到第二缩放器的增益计算器，用于计算数字可调整增益和衰减指示符。
32.权利要求27的系统，其中前端处理模块还包括：
耦合到模拟AGC处理器的模拟状态控制器，用于控制模拟AGC处理器的状态，所述模拟状态控制器产生模拟控制信号来冻结和解冻模拟AGC处理器；
耦合到处理电路的处理状态控制器，用于控制处理电路的状态；以及
耦合到数字AGC处理器的数字状态控制器，用于控制数字AGC处理器的状态，所述数字状态控制器产生数字控制信号来冻结和解冻数字AGC处理器，所述数字控制信号独立于所述模拟控制信号来产生。
33.权利要求23的系统，其中解调器是正交频分复用（OFDM）解调器。
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