CN102081589A - 甚高频全向信标接收系统与高速智能统一总线接口方法 - Google Patents

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Abstract

本发明公开了一种甚高频全向信标接收系统与高速智能统一总线接口方法，用于解决现有的甚高频全向信标接收系统无法直接接入高速智能统一总线的技术问题。技术方案是采用高速双端口RAM缓存数据，设置选择开关切换双端口RAM的高低速读写时钟，采用数据并转串及控制单元将并行信号进行串行转换及控制串行信号向高速智能统一总线的发送，实现了甚高频全向信标接收系统与高速智能统一总线的接口。

Description

甚高频全向信标接收系统与高速智能统一总线接口方法
技术领域
本发明涉及一种总线接口方法，特别涉及一种甚高频全向信标接收系统与高速智能统一总线接口方法。
背景技术
甚高频全向信标系统(VOR)是一种近程无线电导航系统，能使机上接收机在伏尔地面台任何方向上和伏尔信号覆盖范围内测定相对于该台的磁方位角。甚高频全向信标系统目前已在国内外机场普遍使用，它同现代飞机上的飞行管理系统和自动飞行控制系统配合工作，可完成飞机的导航和进近着陆过程。
现代航空总线要求信息快速共享，需要实现高速大容量数据和图像信号的传输，通讯频率为Gbt以上，而甚高频全向信标接收系统通常采用ARINC429总线与其它机载设备通信，数据传输速率有12.5kbit/s和100kbit/s两种，无法满足航空总线高传输速率的要求，因而需要将ARINC429总线信息接入高速智能统一总线进行传输。
文献“基于DEI1016的ARINC429总线数据转换卡，网络信息技术，2006年第25卷第3期”公开了一种ALTERA公司的CPLD芯片EPM7128和ATMEL公司的AVR单片机ATMEGA162相结合实现ARINC429总线数据格式转换和数据传输方法。该方法以ATMEGA162为核心，用CPLD实现如数据锁存、数据格式的转换。文献“基于PC104的429通信总线的设计与实现，电子技术，2004年第11期”公开了一种基于PC104总线的嵌入式硬件系统平台的PC104总线和ARINC429总线数据转化的接口模块。该接口模块以SysCentreModule/SuperPT芯片PC104为ARINC429数据收发及数据转换的核心处理单元，并采用HS3282和HS3182结合构成串并，并串转换的主体。目前公开的文献中没有ARINC429直接与高速智能统一总线相连的方法，都必须通过PC104、ARM、DSP、PC等系统与外部总线相连，不能使ARINC429信号脱离系统直接接入高速智能统一总线。
发明内容
为克服现有的甚高频全向信标接收系统无法直接接入高速智能统一总线的不足，本发明提出一种甚高频全向信标接收系统与高速智能统一总线接口方法，通过该接口方法甚高频全向信标接收系统可直接将方位信息发送到高速智能统一总线上，实现导航信息快速共享。本发明基于信号慢进快出的思想，甚高频全向信标接收系统信号以低速输入、以高速输出，实现低速ARINC429信号向高速智能统一总线信号的转换。采用普通低频器件进行电平转换、高速智能统一总线编码，采用高速逻辑器件接收高速智能统一总线的发送允许信号，采用高速双端口RAM缓存数据，设置选择开关切换双端口RAM的高低速读写时钟，采用数据并转串及控制单元将并行信号进行串行转换及控制串行信号向高速智能统一总线的发送，以此为基础实现甚高频全向信标接收系统与高速智能统一总线的接口。
本发明解决其技术问题所采用的技术方案：一种甚高频全向信标接收系统与高速智能统一总线接口方法，其特点是包括以下步骤：
1)甚高频全向信标接收系统输出的ARINC429信号首先通过电平转换单元转换成与高速智能统一总线编码单元内部电平一致的信号，并发送至高速智能统一总线编码单元；
2)高速智能统一总线编码单元检测ARINC429总线上是否有数据，当有数据时将并行的32位429字及本部件地址按照总线编码规则进行编码，然后在低频同步信号控制下将发送信息送入双向存储器等待发送；
3)甚高频全向信标接收系统通过高速逻辑阵列连续自动接收并判断来自高速智能统一总线的允许发送信号；
4)收到允许发送信号后，通过选择开关关闭低频同步信号而开通高频同步信号，通过数据并转串及控制向高速智能统一总线发送地址和信号。
本发明的有益效果是：由于采用高速双端口RAM缓存数据，设置选择开关切换双端口RAM的高低速读写时钟，采用数据并转串及控制单元将并行信号进行串行转换及控制串行信号向高速智能统一总线的发送，以此为基础实现甚高频全向信标接收系统与高速智能统一总线的接口。本发明甚高频全向信标接收系统与高速智能统一总线接口方法不需要通过PC104、ARM、DSP、PC等系统，可将甚高频全向信标接收系统ARINC429信号直接接入高速智能统一总线，实现导航信息的快速共享。本发明只是在与高速智能统一总线相接的存储单元、并转串、选择开关和高速逻辑阵列使用甚高频器件，而其余部分只需要能满足本单元要求的器件即可。
下面结合附图和实施例对本发明作详细说明。
附图说明
图1是本发明甚高频全向信标接收系统与高速智能统一总线接口方法信号发送原理图。
图2是本发明甚高频全向信标接收系统与高速智能统一总线接口方法ARINC429数据转换原理图。
具体实施方式
本发明甚高频全向信标接收系统与高速智能统一总线接口方法，在与甚高频全向信标接收系统相连接的单元采用普通器件，能满足自身工作需求即可，与高速智能统一总线相连接的单元采用甚高频器件，满足高速智能统一总线工作需求。本实施例高速智能统一总线编码单元采用EP1C12Q240系列的FPGA，高速逻辑阵列采用Hittite公司的高速数字逻辑，高速双端口RAM采用IDT70V3079，数据并转串及控制单元采用高速收发器BCM8152，支持10Gbps的数据收发速度。
本发明接口方法基于信号慢进快出的思想，信号转换流程如下：
1)甚高频全向信标接收系统输出的ARINC429信号首先以低速进入ARINC429-TTL电平转换单元，将ARINC429电平转换为TTL电平，使其与智能总线编码单元内部电平一致；
2)电平转换过的信号进入EP1C12Q240提取有效数据，并按照高速智能统一总线协议对其编码，ARINC429数据转换原理如附图2所示；
3)编码后的信号采用低速时钟写入IDT70V3079双口RAM进行缓存；
4)通过EP3SL150高速逻辑阵列连续自动接收并判断来自高速智能统一总线的允许发送信号；
5)收到允许发送信号后，通过选择开关关闭低频同步信号而开通高频同步信号，以高速时钟从IDT70V3079中读取缓存的数据；
6)通过BCM8152高速收发器将并行数据及地址转化为串行信号并控制其输出至高速智能统一总线上，从而实现ARINC429信号接入高速智能统一总线。
本发明甚高频全向信标接收系统与高速智能统一总线接口方法信号发送原理图如附图所示。整个转换过程采用嵌套状态机实现，按顺序流程进行，并行过程在顺序流程的参考下进行。时钟控制模块根据高速智能统一总线同步信号和甚高频全向信标接收系统输入信号的速率分别产生高低速时钟，作为双端口RAM的读写时钟控制信号。

Claims (1)

1.一种甚高频全向信标接收系统与高速智能统一总线接口方法，其特征在于包括以下步骤：
(1)甚高频全向信标接收系统信号首先通过电平转换单元转换成与高速智能统一总线内部电平一致的信号，并发送至高速智能统一总线编码单元；
(2)高速智能统一总线编码单元检测ARINC429总线上是否有数据，当有数据时将并行的32位429字及本部件地址按照总线编码规则进行编码，然后在低频同步信号控制下将发送信息送入双向存储器等待发送；
(3)甚高频全向信标接收系统通过高速逻辑阵列连续自动接收并判断来自高速智能统一总线的允许发送信号；
(4)收到允许发送信号后，通过选择开关关闭低频同步信号而开通高频同步信号，通过数据并转串及控制向高速智能统一总线发送地址和信号。
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