CN102033807B - Soc芯片调试设备、方法及装置 - Google Patents

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Abstract

本发明公开了一种SOC芯片调试设备、方法和装置，属于集成电路领域，为解决现有技术无法对SOC芯片进行调试而设计。SOC芯片调试设备包括：上位机；上位机与硬件调试工具连接；硬件调试工具连接有I2C总线一端；调试时，I2C总线另一端与SOC芯片连接，SOC芯片与硬件调试工具之间的通信遵循I2C通信协议。SOC芯片调试方法包括：将I2C通信协议的识别程序和I2C通信协议的解码程序复制到CPU的程序寄存器中；为CPU模拟输入/输出端口和时钟端口；将调试指令通过所述输入/输出端口和时钟端口发送给所述CPU处理。

Description

SOC芯片调试设备、方法及装置
技术领域
本发明涉及一种SOC芯片大型集成电路领域，尤其涉及SOC芯片调试设备、方法及装置。
背景技术
SOC(System of Chip片上系统)芯片内部包含CPU，该CPU通过并行总线连接至少两个功能模块。
在SOC芯片的开发过程中，为实现不同的功能，则需要集成不同的功能模块；在SOC芯片内部的架构搭建完成后，需要对SOC芯片内部的CPU和功能模块进行调试；在对所述SOC芯片的调试时，只可使用一种统一的调试方法；完成调试后，对SOC芯片进行封装。
发明内容
一方面，本发明的实施例提供一种使用灵活，应用范围更广的SOC芯片调试设备。
为达到上述目的，本发明的实施例采用如下技术方案：
一种SOC芯片调试设备，包括上位机；该上位机通过通用端口与硬件调试工具连接；所述硬件调试工具连接有I2C(Inter-Integrated Circuit)总线一端；调试时，所述I2C总线另一端与SOC芯片连接，SOC芯片与硬件调试工具之间的通信遵循I2C通信协议。
所述上位机包括上位机调试软件。
所述SOC芯片包括CPU、至少两个功能模块和并行总线。
所述CPU还包括程序寄存器、至少两个通用输入/输出端口和寻址空间；所述功能模块包括功能寄存器；所述并行总线包括读写控制线，数据线和地址线。
所述功能模块通过并行总线与CPU连接，并通过地址线将功能模块的地址映射给CPU的寻址空间，该CPU通过片外寻址的方式读取功能模块。
所述SOC芯片内CPU的程序寄存器中存储有I2C的识别程序和I2C的解码程序。
另一方面，本发明的实施例提供一种使用灵活，应用范围更广的SOC芯片调试方法。
为达到上述目的，本发明的实施例采用如下技术方案：
一种SOC芯片调试方法，所述SOC芯片包括CPU、该CPU设置有至少两个通用输入/输出端口，所述方法包括：
将I2C通信协议的识别程序和I2C通信协议的解码程序复制到所述CPU的程序寄存器中；
为所述CPU模拟输入/输出端口和时钟端口；
将调试指令通过所述模拟的输入/输出端口和时钟端口发送给所述CPU处理。
所述调试指令包括读指令和写指令；所述读指令和写指令包括SOC芯片地址，功能模块地址，功能寄存器地址，数据字段，读写控制位，应答位，起始位，停止位。
另一方面，本发明的实施例提供一种使用灵活，应用范围更广的SOC芯片调试方法。
为达到上述目的，本发明的实施例采用如下技术方案：
一种SOC芯片调试装置，所述SOC芯片包括CPU、该CPU设置有至少两个通用输入/输出端口，所述装置包括：
复制模块，用于将I2C通信协议的识别程序和I2C通信协议的解码程序复制到所述CPU的程序寄存器中；
模拟模块，用于为所述CPU模拟输入/输出端口和时钟端口；
调试模块，用于将调试指令通过所述输入/输出端口和时钟端口发送给所述CPU处理。
所述调试指令包括读指令和写指令；所述读指令和写指令包括SOC芯片地址，功能模块地址，功能寄存器地址，数据字段，读写控制位，应答位，起始位，停止位。
本发明的实施例提供一种SOC芯片调试设备、方法和装置，对于不支持I2C通信协议的SOC芯片，可通过模拟输入/输出端口和时钟端口，并将I2C通信协议的识别程序和I2C通信协议的解码程序复制到SOC芯片内CPU的程序寄存器，实现对不支持I2C通信协议的SOC芯片的调试。与现有技术CPU不支持JTAG通信协议，就无法对SOC芯片进行调试相比；本发明SOC芯片调试设备具有使用灵活，调试范围广的优点。
因JTAG总线为五线式总线，而I2C总线为两线式总线，占用SOC芯片的端口较少，与现有技术相比，在硬件上，更容易实现调试设备与SOC芯片的连接，减少了开发成本。
附图说明
图1为本发明实施例SOC芯片调试设备结构图；
图2为本发明实施例SOC芯片调试方法流程图；
图3为本发明实施例读操作数据格式图；
图4为本发明实施例写操作数据格式图；
图5为本发明实施例SOC芯片调试装置图。
具体实施方式
下面结合附图对本发明实施例一种SOC调试设备、方法及装置进行详细描述：
一种SOC芯片调试设备，如图1所示，包括上位机；该上位机通过通用端口，例如USB或打印机端口等，与硬件调试工具连接所述硬件调试工具连接有I2C总线一端；调试时，所述I2C总线另一端与SOC芯片连接，SOC芯片与硬件调试工具之间的通信遵循I2C通信协议。
所述I2C总线是一种由PHILIPS公司开发的两线式串行总线，用于连接微控制器及其外围设备。该I2C总线因减少了电路板的空间和芯片管脚的数量，降低了互联成本，而使其具有简单性和有效性。该I2C总线能够以10Kbps的最大传输速率支持40个组件。因该总线的协议规范简单，现阶段I2C总线已被广泛应用于消费电子产品中。
所述I2C总线硬件电路上只需要一根时钟线(SCL)和一根数据线(SDA)。
根据I2C总线的协议规范，在通信过程中有一个主机和一个从机，通信的时序控制由主机来完成。在本发明中，上位机作为I2C的主机；SOC芯片内部支持I2C通信协议的CPU，作为I2C从机。上位机和SOC芯片内的CPU在通信时遵循I2C总线的标准通信协议，上位机产生串行时钟信号，控制总线的传输方向，控制寻址的位置，产生起始(START)和停止(STOP)条件。数据线(SDA)上的数据状态仅在时钟线(SCL)低电平期间才能改变，时钟线(SCL)为高电平时，数据线(SDA)的状态改变用来表示起始和停止条件。I2C通信协议中定义的总线操作还包括，控制字节、写操作和读操作。控制字节包括器件的类型识别符、地址字段和读写控制位，控制字节一般跟在起始条件之后。在本发明中，器件的类型识别符为SOC芯片地址；地址字段包括，功能模块地址，功能寄存器地址。写操作一般包括单字节写和连续写。读操作包括当前地址读、随机读和顺序读。读操作数据格式如图3所示，写操作数据格式如图4所示。其中包括起始位(S、RS)和停止位(P)；读写控制位
Figure BSA00000389833800031
和应答位在发送完SOC芯片地址DeviceAddr后，跟着发送PageAddr和SubAddr，PageAddr代表不同的模块地址，SubAddr表示某个模块中对应的寄存器地址，本发明中，PageAddr代表功能模块地址，SubAddr代表某个模块中对应的功能寄存器地址。
在芯片级，SOC芯片内的CPU总线接口已经开放，然后就需要将除CPU外的各个功能模块映射为SOC芯片内CPU地址空间的一部分，在该CPU看来，所有的模块都是它的存储器，各个功能模块被分配不同的地址空间，对应于图3和图4中的PageAddr，根据图3和图4定义的数据格式，而每个功能模块可以有多达256个寄存器。CPU对各功能寄存器的读写和读写RAM相同。
另外，编写一套I2C解码程序，SOC芯片内的CPU接收上位机发送过来的指令，可以根据程序将基于I2C通信协议的调试指令解析出来，然后执行相应的操作，例如对某个模块的某一个功能寄存器赋值。
上位机软件做出各功能寄存器的列表，在该软件上对某个功能寄存器操作时，就通过硬件的调试工具产生了基于I2C通信格式的协议请求，SOC芯片内CPU接收到这些指令数据后进行解析，然后SOC芯片内CPU执行相应的并行总线读写操作，读操作时，将需要返回上位机需要的数据。这样就形成一套对SOC芯片调试的流程。
下面具体介绍上位机对功能模块的读操作过程：
当时钟线上为高电平时，数据线上为下降沿，作为上位机对功能寄存器进行操作的起始条件；上位机将SOC芯片的地址传给SOC芯片内的CPU；上位机通知SOC芯片内的CPU进行读操作；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800041
(
Figure BSA00000389833800042
代表SOC芯片内的CPU对上位机进行应答)；上位机将功能模块的地址传给SOC芯片内的CPU；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800043
上位机将功能模块内的功能寄存器的地址传给SOC芯片内的CPU；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800044
上位机发送重新启动信号RS给SOC芯片的CPU；上位机通知SOC芯片将已查询到的功能寄存器上的数据读取到上位机；上位机对SOC芯片内的CPU进行应答A(A代表上位机对SOC芯片内的CPU进行应答)，通知SOC芯片内的CPU已完成数据的读取；时钟线为高电平，数据线上为上升沿，停止数据的传输。
下面具体介绍上位机对功能模块的写操作过程：
当时钟线上为高电平时，数据线上为下降沿，作为上位机对功能寄存器进行操作的起始条件，上位机将SOC芯片的地址传给SOC芯片内的CPU；上位机通知SOC芯片内的CPU进行写操作；SOC芯片内的CPU对上位机进行应答上位机将功能模块的地址传给SOC芯片内的CPU；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800046
上位机将功能模块内的功能寄存器的地址传给SOC芯片内的CPU；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800047
上位机将数据写入对应的功能寄存器；SOC芯片内的CPU向上位机发出应答信号
Figure BSA00000389833800051
通知上位机已完成数据的读取；时钟线为高电平，数据线上为上升沿，停止数据的传输。
SOC芯片中会集成许多功能模块，如降噪模块，视频解码模块和画质处理模块，下面以调试降噪模块为例进行具体描述：
调试前会将电视视频信号的输出与电视显示器的输入相连接，让设计人员更直观的查看调试结果。
降噪模块中同时会集成许多功能寄存器，包括降噪开关寄存器和降噪程度寄存器。
调试时，需要向SOC芯片发送读指令。如图3所示，上位机产生对于SOC芯片的读指令；此时时钟线上为高电平时，数据线上为下降沿(即发送起始位S)，通知SOC芯片需要对其进行操作；上位机将SOC芯片的地址DeviceAddr传给SOC芯片内的CPU；上位机通知SOC芯片内的CPU进行读操作；SOC芯片内的CPU对上位机进行应答上位机将降噪模块的地址PageAddr传给SOC芯片内的CPU；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800053
上位机将降噪开关寄存器的地址SubAddr传给SOC芯片内的CPU；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800054
上位机查询到需要进行调试的降噪开关寄存器；上位机发送重启信号(即发送重新起始位RS)；上位机通知SOC芯片对功能模块进行读操作(R)；SOC芯片内的CPU对上位机进行应答此时将降噪开关寄存器中的数据Data读取到上位机软件；接收完数据Data后，上位机对SOC芯片内的CPU进行应答，通知SOC芯片内的CPU已接收到数据；在上位机软件中显示降噪开关寄存器中的数据，来确定降噪开关的状态，如此时降噪开关寄存器中的值为“0”，则表示降噪开关关闭；此时，时钟线为高电平，数据线上为上升沿，停止数据的传输(即发送停止位P)。
当观测到降噪开关寄存器内的数据后，要对降噪开关寄存器中的数据进行修改，如打开降噪开关，则需要对该降噪开关寄存器进行写操作。如图4所示，上位机软件生成对于SOC芯片的写指令，此时时钟线上为高电平时，数据线上为下降沿(即发送起始位S)，通知SOC芯片需要对其进行操作；上位机将SOC芯片的地址DeviceAddr传给SOC芯片内的CPU；上位机通知SOC芯片内的CPU进行写操作；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800056
上位机将降噪模块的地址PageAddr传给SOC芯片内的CPU；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800057
上位机将降噪开关寄存器的地址SubAddr传给SOC芯片内的CPU；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800061
上位机将数据Data写入已找到的降噪开关寄存器；SOC芯片内的CPU对上位机进行应答
Figure BSA00000389833800062
通知上位机已将数据写入；此时降噪模块中的降噪开关寄存器中的值被上位机写为“1”，即打开降噪开关寄存器；当时钟线为高电平，数据线上为上升沿时，停止数据的传输(即发送停止位P)；完成对于SOC芯片内降噪模块中的降噪开关寄存器的调试。此时，SOC芯片内降噪模块中的降噪开关寄存器启动，降噪功能打开；降噪功能模块对电视信号中的干扰信号进行过滤，使显示画面变清晰。
此时，如果电视显示器上显示的图像仍存在干扰，则需要对SOC芯片内降噪模块中的降噪程度寄存器进行调试。
根据上述情况，对降噪程度寄存器进行读操作，此时读指令和写指令中的SubAddr为降噪程度寄存器的地址。在上位机软件中显示降噪程度寄存器中的数据。根据写操作调整降噪程度寄存器中的数值，从而提高降噪程度，以提高降噪模块对于视频信号中干扰的过滤程度，使电视显示器中的画面显示更加清晰。完成对于SOC芯片内降噪模块的调试。
使用JTAG通信协议进行调试时，当SOC芯片已经封装完成，而CPU不支持JTAG通信协议时，则无法对SOC芯片进行调试。
当SOC芯片未封装时，则需要经过增加辅助的硬件装置来进行调试，在调试完成后再对SOC芯片进行封装。
在上述基于JTAG通信协议对未封装的SOC芯片进行调试时，因为需要增加辅助硬件装置，从而增加了SOC芯片的开发工序，增加了开发成本。
本发明SOC芯片的调试设备在SOC芯片不支持I2C通信协议时，也可以对SOC芯片进行调试。
所述SOC芯片包括CPU、该CPU设置有至少两个通用输入/输出端口，具体调试方法，如图2所示，包括：
步骤20、将I2C通信协议的识别程序和I2C通信协议的解码程序复制到所述CPU的程序寄存器中；
步骤21、为所述CPU模拟输入/输出端口和时钟端口；
步骤22、将调试指令通过所述输入/输出端口和时钟端口发送给所述CPU处理；
所述调试指令包括，读指令与写指令；所述读指令和写指令包括SOC芯片地址，功能模块地址，功能寄存器地址，数据字段，读写控制位，应答位，起始位，停止位。
所述步骤20、将I2C通信协议的识别程序和I2C通信协议的解码程序复制到所述CPU中
使通过I2C通信协议所传输的数据可以被SOC芯片内的CPU所识别，并对数据进行解码以对SOC芯片进行对应操作。
步骤21、为所述CPU模拟输入/输出端口和时钟端口
I2C总线为两线制串行总线，即一根时钟线和一根数据线；当SOC芯片内的CPU不支持I2C通信协议时，可以通过CPU拥有的两个通用输入/输出端口将SOC芯片的CPU和I2C总线连接，将两个通用的输入/输出端口视为CPU的支持I2C总线的输入/输出端口和时钟端口。
步骤22、将调试指令通过所述模拟的输入/输出端口和时钟端口发送给所述CPU处理
此时，不支持I2C通信协议的SOC芯片便可以在不添加辅助硬件装置的情况下，只采用软件模拟的方法来接收和识别来自上位机软件所发送的调试指令，并对调试指令进行解析执行对应的读指令和写指令，以完成对于SOC芯片的调试。
本发明实施例还提供一种SOC芯片的调试装置，所述SOC芯片包括CPU、该CPU设置有至少两个通用输入/输出端口其特征在于，如图5所示，所述装置包括：。
复制模块，用于将I2C通信协议的识别程序和I2C通信协议的解码程序复制到所述CPU的程序寄存器中；
模拟模块，用于为所述CPU模拟输入/输出端口和时钟端口；
调试模块，用于将调试指令通过所述模拟的输入/输出端口和时钟端口发送给所述CPU处理。
所述调试指令包括，读指令与写指令；所述读指令和写指令包括SOC芯片地址，功能模块地址，功能寄存器地址，数据字段，读写控制位，应答位，起始位，停止位和器件地址。
本发明的实施例提供一种SOC芯片调试设备、方法和装置，对于不支持I2C通信协议的SOC芯片，可通过模拟输入/输出端口和时钟端口，并将I2C通信协议的识别程序和I2C通信协议的解码程序复制到SOC芯片内CPU的程序寄存器，实现对不支持I2C通信协议的SOC芯片的调试。与现有技术CPU不支持JTAG通信协议，就无法对SOC芯片进行调试相比；本发明SOC芯片调试设备具有使用灵活，调试范围广的优点。
因JTAG总线为五线式总线，而I2C总线为两线式总线，占用SOC芯片的端口较少，与现有技术相比，在硬件上，更容易实现调试设备与SOC芯片的连接，减少了开发成本。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (9)

1.一种SOC芯片调试设备，包括上位机；该上位机通过通用端口与硬件调试工具连接；其特征在于，所述硬件调试工具连接有I2C总线一端；调试时，所述I2C总线另一端与SOC芯片连接，SOC芯片与硬件调试工具之间的通信遵循I2C通信协议；所述SOC芯片包括CPU，该CPU设置有至少两个通用输入/输出端口，所述通用输入/输出端口模拟为支持I2C总线的输入/输出端口和时钟端口；所述CPU的程序寄存器中存储有I2C通信协议的识别程序和I2C通信协议的解码程序。 
2.根据权利要求1所述的SOC芯片调试设备，其特征在于，所述上位机包括上位机调试软件。 
3.根据权利要求1所述的SOC芯片调试设备，其特征在于，所述SOC芯片还包括至少两个功能模块和并行总线。 
4.根据权利要求3所述的SOC芯片调试设备，其特征在于，所述CPU还包括寻址空间；所述功能模块包括功能寄存器；所述并行总线包括读写控制线，数据线和地址线。 
5.根据权利要求4所述的SOC芯片调试设备，其特征在于，所述功能模块通过所述并行总线与所述CPU连接，并通过所述地址线将功能模块的地址映射给CPU的寻址空间，该CPU通过片外寻址的方式读取功能模块。 
6.一种SOC芯片调试方法，所述SOC芯片包括CPU、该CPU设置有至少两个通用输入/输出端口，其特征在于，所述方法包括： 
将I2C通信协议的识别程序和I2C通信协议的解码程序复制到所述CPU的程序寄存器中； 
为所述CPU模拟输入/输出端口和时钟端口； 
将调试指令通过所述模拟的输入/输出端口和时钟端口发送给所述CPU处理。 
7.根据权利要求6所述的SOC芯片调试方法，其特征在于，所述调试指令 包括读指令和写指令；所述读指令和写指令包括SOC芯片地址，功能模块地址，功能寄存器地址，数据字段，读写控制位，应答位，起始位，停止位。 
8.一种SOC芯片调试装置，所述SOC芯片包括CPU、该CPU设置有至少两个通用输入/输出端口，其特征在于，所述装置包括： 
复制模块，用于将I2C通信协议的识别程序和I2C通信协议的解码程序复制到所述CPU的程序寄存器中； 
模拟模块，用于为所述CPU模拟输入/输出端口和时钟端口； 
调试模块，用于将调试指令通过所述输入/输出端口和时钟端口发送给所述CPU处理。 
9.根据权利要求8所述的SOC芯片调试装置，其特征在于，所述调试指令包括读指令和写指令；所述读指令和写指令包括SOC芯片地址，功能模块地址，功能寄存器地址，数据字段，读写控制位，应答位，起始位，停止位。 
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