CN101354674A

CN101354674A - 一种实现硬件级验证的方法及装置

Info

Publication number: CN101354674A
Application number: CNA2007101195863A
Authority: CN
Inventors: 樊荣
Original assignee: BEIJING BLX IC DESIGN Co Ltd
Current assignee: BEIJING BLX IC DESIGN Co Ltd
Priority date: 2007-07-26
Filing date: 2007-07-26
Publication date: 2009-01-28
Anticipated expiration: 2027-07-26
Also published as: CN100580638C

Abstract

本发明公开了一种实现硬件级验证的方法及装置。基本开发验证板和扩展开发验证板，二者通过高级微处理器总线架构AMBA总线相连，基本开发验证板通过增强联合测试行动小组EJTAG接口读写CPU寄存器，执行CPU IP验证；基本开发验证板与扩展开发验证板通过AMBA总线执行CPU IP验证及片上系统SOC验证。首先，基本开发验证板+扩展开发验证板的结构既可方便地实现SOC的设计开发与功能验证，也可完成IP特别是CPU IP的开发验证工作；其次，能够降低成本；再次，系统的修正、扩展变得容易，使得实现灵活方便。

Description

一种实现硬件级验证的方法及装置

技术领域

本发明涉及片上系统(SOC，System-on-Chip)技术，特别是指一种能够同时实现SOC验证和IP验证的硬件级验证方法及装置。

背景技术

在当今的集成电路(IC，Integrated circuit)设计领域，SOC异军突起，发展极为迅速。基于硅知识产权(IP)的SOC设计不同于传统的特定用途集成电路(ASIC，Application Specific Integrated Circuit)设计，其设计周期短，更能够适应市场的需要。而同以往的ASIC设计一样，SOC也面临着现场可编程门阵列(FPGA，Field Programmable Gate Array)硬件级验证的问题。目前的FPGA开发验证主要以单开发板、即单个FPGA为主，也有多个FPGA的情况，通常面向一个领域的SOC，而采用母板+子板结构的开发板更多是针对IP特别是CPU IP进行开发和验证。

单板的FPGA开发验证板往往由各SOC设计公司自行开发，这种情况下，一般针对SOC设计的目标领域，FPGA开发验证板上的外设可繁可简，但FPGA开发验证板的结构通常是比较简单的：核心是一片较大的FPGA，用于放置SOC逻辑，周围是大量物理芯片外设，如ROM、Flash、各种RAM等以及扩展接口。外设根据SOC设计的需要而定，即SOC上有何种逻辑接口，对应的FPGA开发验证板上就需要何种外设。在SOC的开发阶段或是验证阶段均可将SOC相对于确定FPGA的物理实现下载到FPGA开发验证板的FPGA中，并进行调试。此外，目前还推出了多种FPGA开发验证平台，FPGA开发验证平台中有多个大型FPGA，规模很大，应用领域也更广，其设计思想与前面的描述相同。

这种单板结构是目前FPGA开发验证板的主流，但它具有一定的局限性。首先，目前SOC的规模越来越大，复杂度不断提高，这就需要一片极大的FPGA，这样，硬件电路板也比较大，整体造价非常高。其次，这样价格高昂的FPGA开发验证板通常用于SOC验证，而应用于CPU IP验证却没有必要。再次，单一FPGA开发验证板的结构本身就具有不容易改动的缺陷，当SOC设计需增加某些接口，而FPGA开发验证板上却没有相应的外设，甚至SOC的设计方向有所变化，都有可能导致高价设计制造的FPGA开发验证板必须整个重新设计。

除了单板结构，母板+子板的结构在IP验证中也有应用。顾名思义，母板+子板的结构具有两块开发验证板，每块开发验证板上均有一片FPGA，子板上的FPGA用于放置IP逻辑，母板上的FPGA用于放置其他逻辑，子、母板之间通过接口连接。这种结构相对比较灵活，但是目前此设计主要面向IP的开发验证，如验证CPU IP。CPU IP逻辑放置于子板的FPGA上，其他可满足CPU运行的最小逻辑(包括ROM、RAM、接口和串口等)置于母板的FPGA上。系统启动后，通过增强联合测试行动小组(EJTAG，Enhanced Joint Test ActionGroup)接口、串口等对CPU进行调试。两片FPGA的连接采用相应CPU总线或是自定义总线，而非SOC系统总线，如高级微处理器总线架构(AMBA，Advanced Microcontroller Bus Architecture)总线，使得系统运行速度低。这种情况下，由于连接两片FPGA的总线结构与SOC系统总线不同，因此，并不能真正实现SOC验证。

综上所述，现有技术提供的方案无法在SOC中同时提供有效的SOC验证和IP验证。

发明内容

有鉴于此，本发明的主要目的在于提供一种实现硬件级验证的方法及装置，同时有效地实现SOC验证和IP验证。

为达到上述目的，本发明的技术方案是这样实现的：

一种实现硬件级验证的装置，包括：基本开发验证板和扩展开发验证板，二者通过高级微处理器总线架构AMBA总线相连，其中，基本开发验证板通过增强联合测试行动小组EJTAG接口读写CPU寄存器，执行CPU IP验证；基本开发验证板与扩展开发验证板通过AMBA总线执行CPU IP验证及片上系统SOC验证。

其中，所述基本开发验证板包括：CPU IP、EJTAG接口、以及CPU IP所需要的时钟发生器和逻辑分析仪接口，所述CPU IP为CPU IP验证时的待验证CPU IP或SOC验证时的SOC的主控模块；所述EJTAG接口用于提供读写CPU寄存器的接口；所述时钟发生器能够选择不同时钟频率进行输出；所述逻辑分析仪接口用于对接口信号进行分析。

其中，所述扩展开发验证板至少包括：用于实现SOC功能模块的现场可编程门阵列FPGA、外部接口电路和时钟发生器。

其中，所述扩展开发验证板上的FPGA进一步包括：AMBA总线结构和同步动态随机存取存储器SDRAM接口。

所述扩展开发验证板上的FPGA进一步包括：闪存接口、或通用异步收发报机UART串口、或以上二者的组合。

其中，所述基本开发验证板使用处理器IP的硬核，则所述扩展开发验证板只有一片FPGA。

其中，所述基本开发验证板不使用处理器IP的硬核，则所述基本开发验证板和扩展开发验证板各包含一片FPGA。

一种实现硬件级验证的方法，包含：基本开发验证板通过AMBA总线与扩展开发验证板相连；基本开发验证板通过EJTAG接口读写CPU寄存器，执行CPU IP验证；基本开发验证板与扩展开发验证板通过AMBA总线执行CPU IP验证片上系统SOC验证。

其中，所述执行CPU IP验证，包括：基本开发验证板的CPU通过扩展接口的相关AMBA总线接口信号线访问总线，并执行命令。

其中，所述命令来自FLASH或ROM中存储的BIOS，或来自RAM中运行的程序。

根据本发明提供的方案，首先，基本开发验证板+扩展开发验证板的结构既可方便地实现SOC的设计开发与功能验证，也可完成IP特别是CPU IP的开发验证工作；事实上，基本开发验证板单独使用即可实现一定的IP验证功能。其次，能够降低成本，由于FPGA的价格随容量增大不仅仅是线性增长，使用两片较小的FPGA成本远远低于使用一片大型FPGA，如果基本开发验证板采用CPU IP硬核芯片，替代FPGA，可在批量生产时更进一步降低成本。再次，由于采用基本开发验证板+扩展开发验证板的结构，系统的修正、扩展变得容易，使得实现灵活方便。对基本开发验证板而言，放置CPU IP内核的方式可以是FPGA形式，也可是硬核芯片形式，由于对外接口完全一致，替换时无需对基本开发验证板进行大的改动。对扩展开发验证板而言，可针对不同应用需要，做成不同的扩展开发验证板，只要是基于AMBA结构的SOC设计即可，均可与基本开发验证板对接，此时基本开发验证板不需任何改动，而扩展开发验证板的改动相对单一开发板结构来说也明显要小。这实际上扩大了这个FPGA开发验证系统的应用范围，使其更具通用性。

附图说明

图1为基于AMBA总线的SOC基本结构示意图；

图2为本发明中实现SOC验证和IP验证的装置结构示意图；

图3为本发明中实现SOC验证和IP验证的信号关系示意图；

图4为本发明中基本开发验证板结构示意图；

图5为本发明中扩展开发验证板结构示意图。

具体实施方式

由于目前SOC设计所采用的片上总线主要为AMBA总线，因此本发明中以基于AMBA设计的SOC为例，对本发明的具体实现进行详细说明。一个基于AMBA总线的SOC基本结构如图1所示，所有模块均为SOC上的逻辑，CPUIP及部分高速接口通过AMBA总线的高级高速执行总线(AHB，AdvancedHigh-performance Bus)相连接，其他低速接口连接到AMBA总线的高级外设总线(APB，Advanced Peripheral Bus)，并通过APB桥与AHB总线相连接。

图2为本发明中实现SOC验证和IP验证的装置结构示意图，如图2所示，该装置采用基本开发验证板+扩展开发验证板的结构。其中，基本开发验证板中放置图1中所示的CPU IP内核，该CPU内核包括主控AHB(AHB Master)接口，其他所有可能的模块均在扩展开发验证板上实现。这样，两个开发验证板之间的连接信号是固定的，需要其他信号较少，即只需一组AHB总线接口信号互连。按照实现SOC的复杂程度可以在扩展开发验证板上增加相应的功能，而基本开发验证板则保持不变，并且使用FPGA来实现处理器IP或者使用硬核来实现处理器IP都可以共用相同的扩展开发验证板，基本开发验证板与扩展开发验证板之间的信号连接不变。从降低成本的角度考虑，基本开发验证板如果使用处理器IP的硬核，则扩展开发验证板上只需一片FPGA即可实现其他功能模块；如果不使用处理器IP的硬核，则基本开发验证板和扩展开发验证板各需要一片FPGA，其中，基本开发验证板上用于实现处理器IP的FPGA无需很大容量，仅能够容下CPU IP的资源即可。

图3为本发明中实现SOC验证和IP验证的信号关系示意图，如图3所示，CPU IP验证主要是针对基本开发验证板进行的，外围IP的验证可在扩展开发验证板上完成。针对基本开发验证板只能进行一些简单的CPU IP验证，主要是CPU IP内部通用寄存器和控制寄存器的读写，这是基本测试，证明CPU IP上电正常启动。进行CPU IP验证时，基本开发验证板可通过EJTAG接口读写CPU寄存器，如通过TCK、TMS、TDI、TDO、TRST等信号进行CPU寄存器的读写。如果需要完成更多的功能，则需要在扩展开发验证板上实现AMBA总线结构以及闪存(Flash)接口、同步动态随机存取存储器(SDRAM，SynchronousDynamic Random Access Memory)接口和通用异步收发报机(UART，UniversalAsynchronous Receiver/Transmitter)串口等逻辑，即实现了一个可使CPU系统运行的最小系统，实际上就是一个小的SOC。基本开发验证板与扩展开发验证板通过AHB总线对扩展开发验证板执行CPU IP验证及SOC验证。基本开发验证板上仅是完成对CPU IP的基本测试，而更多深入的测试、验证需要连同扩展开发验证板一起完成。是否需要完成更多的功能首先要看扩展开发验证板上(除FPGA之外)有何种物理模块，例如，FPGA外部有以太网物理芯片，可以在FPGA内部开发以太网MAC控制器；又如，FPGA外部有SDRAM芯片，可以在FPGA内部开发SDRAM控制器对SDRAM访存进行控制。这里并不需要实现AMBA总线的全部功能，例如，由于只有CPU一个主设备(master)，因此，就不需要AMBA总线的总线仲裁；由于没有低速设备，因此，也不需实现高速总线到低速总线的桥接。Flash中存储有启动系统的基本输入输出系统(BIOS，Basic Input/Output System)，BIOS中的命令逐条读取至AHB总线，基本开发验证板的CPU通过扩展接口(EX IF)的相关主控AHB(AHB master)接口信号线访问总线，并执行命令，该命令可能来自FLASH/ROM中存储的BIOS，也可能来自在RAM中运行的程序等等。命令可以是非常简单的CPU初始化程序、一种算法的实现、复杂的Cache操作等等，即任何能够对CPU进行验证的程序。软件调试可通过EJTAG接口完成：EJTAG信号连至宿主机(PC机)，宿主机上的CPU IP软件集成开发环境(IDE)可通过EJTAG读写基本开发验证板的CPU寄存器，或通过扩展开发验证板读写Flash、RAM等。应用软件下载至RAM上执行，事实上BIOS本身也可由宿主机下载到RAM上，这种情况下就不需要Flash了。除了访问寄存器、RAM和Flash，IDE具有图形化、集成化用户界面的特点，可方便进行代码编辑、组织、工程管理等；IDE还支持高级语言和汇编语言单步跟踪、断点跟踪调试等，可辅助基本开发验证板的在线调试。UART的实现是替代EJTAG的另一可选的调试手段。进行SOC验证时，与以上描述的过程类似，只不过根据不同SOC设计，扩展开发验证板的逻辑内容要相对丰富得多，BIOS需加载相应模块的驱动。调试手段仍是基本开发验证板提供硬件环境，IDE实现对CPU寄存器访问、内存访问，软件的下载以及实现软件调试(单步、设断点等等)。SOC验证需要基本开发验证板和扩展开发验证板联合完成，只是针对不同的应用领域，扩展开发验证板可以不同。SOC验证的具体实现与CPU IP验证类似，区别是CPU IP验证更重针对CPU的测试，应用程序可以很复杂，主要是看CPU IP对程序的执行情况，如处理时间、CPU资源占用情况等；而SOC验证一方面要验证包括CPU IP在内的各模块运行情况以及模块间的联系情况，这就要求验证程序包含对各模块的初始化，CPU对外围模块的驱动，另一方面仍要运行应用程序，验证CPU IP对程序的执行情况、整个SOC(在FPGA内实现)的运行情况。

基本开发验证板上仅仅包含实现处理器IP的最小资源，如图4所示，基本开发验证板包括：CPU IP、EJTAG接口、以及CPU IP所需要的时钟发生器和逻辑分析仪接口等。其中，CPU IP为CPU IP验证时的待验证CPU IP或SOC验证时的SOC的主控模块；EJTAG接口用于提供读写CPU寄存器的接口；时钟发生器能够选择不同时钟频率进行输出；逻辑分析仪接口用于对接口信号进行分析。如果CPU IP采用FPGA形式实现，则根据实际情况大约工作在20～50MHz的频率；如果CPU IP使用硬核形式实现，则频率可达100MHz、甚至200MHz，视板级接口可承受的频率更定，目前的高速接口可适应200MHz的频率。采用不同形式的CPU IP，基本开发验证板结构不变。时钟发生器用来进行频率选择，可以通过时钟发生器配置CPU IP的内外频，同时提供到扩展开发验证板上时钟。时钟发生器可以利用自身电路的晶振来实现，也可以从外部输入，或者接收来自扩展开发验证板的时钟信号。CPU IP的中断信号连接到扩展开发验证板上，在扩展开发验证板上实现中断控制器。在基本开发验证板上保留EJTAG接口，利用CPU IP的EJTAG调试功能进行系统调试，这也使得基本开发验证板可独立使用，进行一定的调试工作，针对基本开发验证板进行一些简单的CPU IP验证，主要是CPU IP内部通用寄存器和控制寄存器的读写，这是基本测试，证明CPU IP上电正常启动。逻辑分析仪接口(Logic Monitor IF)用于对接口信号进行监控、分析。基本开发验证板还包含FPGA的下载接口、用于存储下载数据的EEPROM。实际应用中，可以直接将数据(需要在FPGA实现的逻辑)下载到FPGA，但掉电后数据不保存；也可以将数据固化保存到EEPROM，这样，每次上电后，EEPROM中的数据可导入FPGA。基本开发验证板的供电电源需要扩展开发验证板来提供。扩展接口(EX IF)用来连接基本开发验证板与扩展开发验证板，二者之间的连线非常简单，主要是三种信号：110根左右的AHB总线master信号，即CPU IP的AHB Master接口连接到扩展开发验证板上的AHB的总线结构；CPU IP的中断、复位等信号，时钟和电源连接等；扩展连线，比如将协处理器接口连接至扩展开发验证板，或者其他用户逻辑信号。

扩展开发验证板包含了除CPU IP以外的所有逻辑功能电路，如图5所示，包括：用于实现SOC功能模块的FPGA(包括实现AHB和APB的总线结构)、外部接口电路、时钟发生器等，用户根据设计验证需要，可以自行设计扩展开发验证板，增加需要的功能。AHB、APB总线结构及SOC功能模块在FPGA内实现。SDRAM、多媒体数字信号编解码器、以太网PHY、USB PHY、UART为外部物理模块，FPGA中实现的逻辑电路用于控制这些外部模块。扩展开发验证板上的一片FPGA存放AMBA系统(包括AHB和APB)以及所有用户逻辑模块。扩展开发验证板的扩展接口是基本开发验证板信号的连接端，接入FPGA。FPGA其他外部I/O全部作为用户I/O使用，根据FPGA中的实现逻辑，比如SDRAM、PCI、Audio、MAC、USB等，扩展开发验证板上带有这些逻辑接口的外部电路。扩展开发验证板带有FLASH、BootROM、SRAM、SDRAM等基本存储部件。FPGA内部实现APB系统的中断控制器和GPIO，扩展开发验证板上有按键中断源，输入到FPGA的中断控制器，中断控制器输出信号通过扩展接口连至基本开发验证板，拨线开关(DIP)用来向GPIO输入信号，LED用来显示GPIO信号。通过手工拨动DIP来置“1”或置“0”，对基于FPGA实现的SOC系统进行复位，也可能是一些基本的I/O检测，通过DIP向GPIO输入某些信号，相应地，可观测LED显示是否与预计一致。扩展开发验证板上有时钟产生器和复位信号产生，可以通过用户I/O(User I/O)使用来自基本开发验证板的信号，也可以把相应信号传给基本开发验证板。扩展开发验证板的电源除了自身供电外，还要给基本开发验证板供电。另外，扩展开发验证板也同样具有逻辑分析仪接口，可根据需要对部分甚至所有用户的I/O信号进行监控、分析。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims

1、一种实现硬件级验证的装置，其特征在于，该装置包括：基本开发验证板和扩展开发验证板，二者通过高级微处理器总线架构AMBA总线相连，其中，

基本开发验证板通过增强联合测试行动小组EJTAG接口读写CPU寄存器，执行CPU IP验证；

基本开发验证板与扩展开发验证板通过AMBA总线执行CPU IP验证及片上系统SOC验证。

2、根据权利要求1所述的装置，其特征在于，所述基本开发验证板包括：CPU IP、EJTAG接口、以及CPU IP所需要的时钟发生器和逻辑分析仪接口，其中，

所述CPU IP为CPU IP验证时的待验证CPU IP或SOC验证时的SOC的主控模块；

所述EJTAG接口用于提供读写CPU寄存器的接口；

所述时钟发生器能够选择不同时钟频率进行输出；

所述逻辑分析仪接口用于对接口信号进行分析。

3、根据权利要求1所述的装置，其特征在于，所述扩展开发验证板至少包括：用于实现SOC功能模块的现场可编程门阵列FPGA、外部接口电路和时钟发生器。

4、根据权利要求3所述的装置，其特征在于，所述扩展开发验证板上的FPGA包括：AMBA总线结构和同步动态随机存取存储器SDRAM接口。

5、根据权利要求4所述的装置，其特征在于，所述扩展开发验证板上的FPGA进一步包括：闪存接口、或通用异步收发报机UART串口、或二者的组合。

6、根据权利要求1至5任一所述的装置，其特征在于，所述基本开发验证板使用处理器IP的硬核，则所述扩展开发验证板只有一片FPGA。

7、根据权利要求1至5任一所述的装置，其特征在于，所述基本开发验证板不使用处理器IP的硬核，则所述基本开发验证板和扩展开发验证板各包含一片FPGA。

8、一种实现硬件级验证的方法，其特征在于，该方法包含：

基本开发验证板通过AMBA总线与扩展开发验证板相连；

基本开发验证板通过EJTAG接口读写CPU寄存器，执行CPU IP验证；

9、根据权利要求8所述的方法，其特征在于，所述执行CPU IP验证，包括：基本开发验证板的CPU通过扩展接口的相关AMBA总线接口信号线访问总线，并执行命令。

10、根据权利要求9所述的方法，其特征在于，所述命令来自FLASH或ROM中存储的BIOS，或来自RAM中运行的程序。