CN112560378A - 一种应用于整合完整芯片开发流程的自动化平台 - Google Patents

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Abstract

本发明公开了一种应用于整合完整芯片开发流程的自动化平台，包括以下步骤：步骤一：IP开发阶段；步骤二：IP验证阶段；步骤三：SOC设计阶段；步骤四：SOC验证阶段；步骤五：FPGA验证阶段；步骤六：综合阶段；步骤七：DFT阶段；步骤八：PR阶段；步骤九：Tapeout阶段。本发明的有益效果是，采用自动化脚本Tcl/Perl/Python结合Makefile将所有芯片设计的EDA工具和开发流程合在一起，设置规则和存放路径，不仅每个阶段之间的交互不需要人工干预，而且每个阶段内部的开发工作也脚本化和自动化，此方式有效提高了芯片开发的流程，同时减少了人为因素导致的错误和延期，特别是对芯片开发后期，有效缩短了芯片的开发周期。

Description

一种应用于整合完整芯片开发流程的自动化平台
技术领域
本发明涉及领域，特别是一种应用于整合完整芯片开发流程的自动化平台。
背景技术
现有的SOC(system on chip)芯片设计流程，主要分为一下几部分：IP开发阶段，IP验证阶段，SOC开发阶段，SOC仿真阶段，FPGA验证阶段，综合阶段，DFT阶段，PR阶段，每个阶段涉及不同的EDA工具，每个阶段由各团队独自开发脚本，独自运行，流程之间通过人工做交接和检查。
目前这种开发方法存在以下缺点：在芯片开发流程中，特别是中后期发现一些bug时，仍然需要大量人员投入整个项目开发，而且整个串行结构的周期较长，一旦有一个两个关键人员的工作不能到位，整个项目周期会非常长，此外，人与人沟通，难免会出现错误。
发明内容
本发明的目的是为了解决上述问题，设计了一种应用于整合完整芯片开发流程的自动化平台。
实现上述目的本发明的技术方案为，一种应用于整合完整芯片开发流程的自动化平台，包括以下步骤：
步骤一：IP开发阶段；
步骤二：IP验证阶段；
步骤三：SOC设计阶段；
步骤四：SOC验证阶段；
步骤五：FPGA验证阶段；
步骤六：综合阶段；
步骤七：DFT阶段；
步骤八：PR阶段；
步骤九：Tapeout阶段。
作为本发明的进一步描述，所述步骤一中，芯片设计是从IP开发开始，在IP开发阶段就要严格遵守信号命名，接口命名到实现方式都遵循严格的要求，以支持后面的流程自动化。
作为本发明的进一步描述，所述步骤二中，在IP开发结束后，在较少人工干预的情况下，自动生成IP级验证环境，此过程中，testcase由人工实现，每个testcase的仿真结果/波形，放在固定路径，并整合进整个流程的Log之内，以便于回溯和定位问题。
作为本发明的进一步描述，所述步骤三中，在完成IP级验证之后，开始SOC设计，通过自动化连线，自动化Memory/特殊功能单元的Wrapper调用，能够高效快捷的完成SOC设计。
作为本发明的进一步描述，所述步骤四中，SOC的UVM验证环境以及处理器的编译环境大部分由脚本自动化实现，Register自动生成RTL，自动生成Reference Model和UVM组件，同时对各种特定验证时钟切换，异常中断，低功耗唤醒，极限性能的Testcase，自动提供参考模板，每个testcase的仿真结果/波形，放在固定路径，并整合进整个流程的Log之内，以便于回溯和定位问题。
作为本发明的进一步描述，所述步骤五中：调用原文件列表，通过define切换能自动产生FPGA脚本，协助搭建FPGA仿真平台，能尽快定位FPGA出现错误的原因，大大的缩短FPGA验证时间。
作为本发明的进一步描述，所述步骤六中，自动生成综合脚本，减少因人为因素导致的错误，并大大缩短搭建综合flow的时间。
作为本发明的进一步描述，所述步骤七中，自动生成DFT脚本，减少因为人为因素导致的错误，并大大缩短搭建DFTflow的时间。
作为本发明的进一步描述，所述步骤八中，PR中的各个自动生成模块级和TOP级PR所需脚本，Timing/IR Drop/LES/DRC等信息都可自动生成，并且集成到全流程的Log中。
作为本发明的进一步描述，所述步骤九中，在Tapeout之前，所有指标,参数和信息，都会汇集到一个Html结构的网表中，然后根据链接，指向更详细的信息。
其有益效果在于，本发明提供了应用于整合完整芯片开发流程的自动化平台，此自动化平台包括以下步骤，IP开发阶段；IP验证阶段；SOC设计阶段；SOC验证阶段；FPGA验证阶段；综合阶段；DFT阶段；PR阶段；Tapeout阶段，在SOC设计阶段，通过自动化连线，自动化Memory/特殊功能单元的Wrapper调用，能够高效快捷的完成SOC设计，在SOC验证阶段，Register自动生成RTL，自动生成Reference Model和其他UVM组件，同时对各种特定验证时钟切换，异常中断，低功耗唤醒，极限性能等Testcase，自动提供参考模板，此外采用自动化脚本Tcl/Perl/Python结合Makefile将所有芯片设计的EDA工具和开发流程合在一起，设置规则和存放路径，不仅每个阶段之间的交互不需要人工干预，而且每个阶段内部的开发工作也脚本化和自动化，此方式有效提高了芯片开发的流程，同时减少了人为因素导致的错误和延期，特别是对芯片开发后期，有效缩短了芯片的开发周期。
附图说明
图1是本发明的流程图。
具体实施方式
首先说明本发明的设计初衷，现有的SOC(system on chip)芯片设计，在芯片开发流程中，特别是中后期发现一些bug时，仍然需要大量人员投入整个项目开发，而且整个串行结构的周期较长，一旦有一个两个关键人员的工作不能到位，整个项目周期会非常长，此外，人与人沟通，难免会出现错误，为此，本发明设计了一种应用于整合完整芯片开发流程的自动化平台。
下面结合附图对本发明进行具体描述，如图1所示，一种应用于整合完整芯片开发流程的自动化平台，包括以下步骤：
步骤一：IP开发阶段，此步骤中，芯片设计是从IP开发开始，在IP开发阶段就要严格遵守信号命名，接口命名到实现方式都遵循严格的要求，以支持后面的流程自动化。
步骤二：IP验证阶段，在此步骤中，在IP开发结束后，在较少人工干预的情况下，自动生成IP级验证环境，此过程中，testcase由人工实现，每个testcase的仿真结果/波形，放在固定路径，并整合进整个流程的Log之内，以便于回溯和定位问题，
步骤三：SOC设计阶段，在此步骤中，在完成IP级验证之后，开始SOC设计，通过自动化连线，自动化Memory/特殊功能单元的Wrapper调用，能够高效快捷的完成SOC设计。
步骤四：SOC验证阶段，在此步骤中，SOC的UVM验证环境以及处理器的编译环境大部分由脚本自动化实现，Register自动生成RTL，自动生成Reference Model和UVM组件，同时对各种特定验证时钟切换，异常中断，低功耗唤醒，极限性能的Testcase，自动提供参考模板，每个testcase的仿真结果/波形，放在固定路径，并整合进整个流程的Log之内，以便于回溯和定位问题。
步骤五：FPGA验证阶段，在此步骤中，调用原文件列表，通过define切换能自动产生FPGA脚本，协助搭建FPGA仿真平台，能尽快定位FPGA出现错误的原因，大大的缩短FPGA验证时间。
步骤六：综合阶段，在此步骤中，自动生成综合脚本，减少因人为因素导致的错误，并大大缩短搭建综合flow的时间。
步骤七：DFT阶段，在此步骤中，自动生成DFT脚本，减少因为人为因素导致的错误，并大大缩短搭建DFTflow的时间。
步骤八：PR阶段，在此步骤中，PR中的各个自动生成模块级和TOP级PR所需脚本，Timing/IR Drop/LES/DRC等信息都可自动生成，并且集成到全流程的Log中。
步骤九：Tapeout阶段，在此步骤中，在Tapeout之前，所有指标,参数和信息，都会汇集到一个Html结构的网表中，然后根据链接，指向更详细的信息。
在我们实际使用过程中，针对一颗两千万门级视频处理类AI芯片，原有的流程迭代时间为：a)IP/SOC修改2天，b)仿真5天，c)综合1.5天，d)DFT1.5，e)PR 3天；使用这套自动化平台之后，需要时间如下：人工修改半天，后面就是自动化运行的时间，根据服务器实际算力，也就是1～3天。
本发明中，采用自动化脚本Tcl/Perl/Python结合Makefile将所有芯片设计的EDA工具和开发流程合在一起，设置规则和存放路径，不仅每个阶段之间的交互不需要人工干预，而且每个阶段内部的开发工作也脚本化和自动化，此方式有效提高了芯片开发的流程，同时减少了人为因素导致的错误和延期，特别是对芯片开发后期，有效缩短了芯片的开发周期。
上述技术方案仅体现了本发明技术方案的优选技术方案，本技术领域的技术人员对其中某些部分所可能做出的一些变动均体现了本发明的原理，属于本发明的保护范围之内。

Claims (10)

1.一种应用于整合完整芯片开发流程的自动化平台，其特征在于，包括以下步骤：
步骤一：IP开发阶段；
步骤二：IP验证阶段；
步骤三：SOC设计阶段；
步骤四：SOC验证阶段；
步骤五：FPGA验证阶段；
步骤六：综合阶段；
步骤七：DFT阶段；
步骤八：PR阶段；
步骤九：Tapeout阶段。
2.根据权利要求1所述的一种应用于整合完整芯片开发流程的自动化平台，其特征在于，所述步骤一中，芯片设计是从IP开发开始，在IP开发阶段就要严格遵守信号命名，接口命名到实现方式都遵循严格的要求，以支持后面的流程自动化。
3.根据权利要求1所述的一种应用于整合完整芯片开发流程的自动化平台，其特征在于，所述步骤二中，在IP开发结束后，在较少人工干预的情况下，自动生成IP级验证环境，此过程中，testcase由人工实现，每个testcase的仿真结果/波形，放在固定路径，并整合进整个流程的Log之内，以便于回溯和定位问题。
4.根据权利要求1所述的一种应用于整合完整芯片开发流程的自动化平台，其特征在于，所述步骤三中，在完成IP级验证之后，开始SOC设计，通过自动化连线，自动化Memory/特殊功能单元的Wrapper调用，能够高效快捷的完成SOC设计。
5.根据权利要求1所述的一种应用于整合完整芯片开发流程的自动化平台，其特征在于，所述步骤四中，SOC的UVM验证环境以及处理器的编译环境大部分由脚本自动化实现，Register自动生成RTL，自动生成Reference Model和UVM组件，同时对各种特定验证时钟切换，异常中断，低功耗唤醒，极限性能的Testcase，自动提供参考模板，每个testcase的仿真结果/波形，放在固定路径，并整合进整个流程的Log之内，以便于回溯和定位问题。
6.根据权利要求1所述的一种应用于整合完整芯片开发流程的自动化平台，其特征在于，所述步骤五中：调用原文件列表，通过define切换能自动产生FPGA脚本，协助搭建FPGA仿真平台，能尽快定位FPGA出现错误的原因，大大的缩短FPGA验证时间。
7.根据权利要求1所述的一种应用于整合完整芯片开发流程的自动化平台，其特征在于，所述步骤六中，自动生成综合脚本，减少因人为因素导致的错误，并大大缩短搭建综合flow的时间。
8.根据权利要求1所述的一种应用于整合完整芯片开发流程的自动化平台，其特征在于，所述步骤七中，自动生成DFT脚本，减少因为人为因素导致的错误，并大大缩短搭建DFTflow的时间。
9.根据权利要求1所述的一种应用于整合完整芯片开发流程的自动化平台，其特征在于，所述步骤八中，PR中的各个自动生成模块级和TOP级PR所需脚本，Timing/IR Drop/LES/DRC等信息都可自动生成，并且集成到全流程的Log中。
10.根据权利要求1所述的一种应用于整合完整芯片开发流程的自动化平台，其特征在于，所述步骤九中，在Tapeout之前，所有指标,参数和信息，都会汇集到一个Html结构的网表中，然后根据链接，指向更详细的信息。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101354674A (zh) * 2007-07-26 2009-01-28 北京神州龙芯集成电路设计有限公司 一种实现硬件级验证的方法及装置
CN101796520A (zh) * 2008-07-30 2010-08-04 新思科技有限公司 用于序向单元的贴近布局的方法和设备
CN103440363A (zh) * 2013-07-31 2013-12-11 浙江大学 一种fpga布局布线后仿真中异常信号溯源方法
CN103942379A (zh) * 2014-04-14 2014-07-23 大连东软信息学院 一种用于三相交流调压与整流的全数字可控硅控制器芯片
CN104657245A (zh) * 2013-11-20 2015-05-27 上海华虹集成电路有限责任公司 基于amba总线的模块级uvm验证平台的自动生成装置
CN106845000A (zh) * 2017-02-13 2017-06-13 济南浪潮高新科技投资发展有限公司 一种基于脚本的用于ddr3模块的自动化验证平台的搭建方法
CN108984403A (zh) * 2018-07-09 2018-12-11 天津芯海创科技有限公司 Fpga逻辑代码的验证方法及装置
CN109857608A (zh) * 2018-12-27 2019-06-07 深圳云天励飞技术有限公司 微处理器验证方法、装置、电子设备及计算机可读存储介质
CN111221693A (zh) * 2019-12-31 2020-06-02 深圳市芯天下技术有限公司 一种NOR flash配置模块验证方法、系统、装置和存储介质
CN111950212A (zh) * 2020-08-13 2020-11-17 湖南进芯电子科技有限公司 高效的多模式验证平台及方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101354674A (zh) * 2007-07-26 2009-01-28 北京神州龙芯集成电路设计有限公司 一种实现硬件级验证的方法及装置
CN101796520A (zh) * 2008-07-30 2010-08-04 新思科技有限公司 用于序向单元的贴近布局的方法和设备
CN103440363A (zh) * 2013-07-31 2013-12-11 浙江大学 一种fpga布局布线后仿真中异常信号溯源方法
CN104657245A (zh) * 2013-11-20 2015-05-27 上海华虹集成电路有限责任公司 基于amba总线的模块级uvm验证平台的自动生成装置
CN103942379A (zh) * 2014-04-14 2014-07-23 大连东软信息学院 一种用于三相交流调压与整流的全数字可控硅控制器芯片
CN106845000A (zh) * 2017-02-13 2017-06-13 济南浪潮高新科技投资发展有限公司 一种基于脚本的用于ddr3模块的自动化验证平台的搭建方法
CN108984403A (zh) * 2018-07-09 2018-12-11 天津芯海创科技有限公司 Fpga逻辑代码的验证方法及装置
CN109857608A (zh) * 2018-12-27 2019-06-07 深圳云天励飞技术有限公司 微处理器验证方法、装置、电子设备及计算机可读存储介质
CN111221693A (zh) * 2019-12-31 2020-06-02 深圳市芯天下技术有限公司 一种NOR flash配置模块验证方法、系统、装置和存储介质
CN111950212A (zh) * 2020-08-13 2020-11-17 湖南进芯电子科技有限公司 高效的多模式验证平台及方法

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