CN103942379A - 一种用于三相交流调压与整流的全数字可控硅控制器芯片 - Google Patents
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Abstract
本发明公开一种用于三相交流调压与整流的全数字可控硅控制器芯片。该芯片是可控硅专用集成电路控制器，具有触发脉冲形成与调制、相序自适应、故障自动保护、实时电网频率测量功能。该芯片电路由分频电路、复位电路、IIC_SLAVE控制电路和可控硅触发电路组成，采用通用的IIC数字接口，方便实现电力电子的控制自动化。用户能通过芯片的通用数字接口实现对芯片的配置和精确控制。因数字控制不易受环境温度、电源电压及时间变化因素影响，系统稳定性、整体可靠性、通用性和灵活性大幅提高，为强电控制系统提供高精度的、高可控性专用芯片。
Description
技术领域
本发明涉及可控硅控制电路，尤其涉及一种用于三相交流调压与整流的全数字可控硅控制器芯片。
背景技术
在现有技术中，电力电子技术是电工技术的一个重要分支，可控硅(晶闸管)控制器是其中核心技术之一，至今已经历了几个发展阶段：
(一)20世纪60～70年代的模拟电路(分立器件)阶段；
(二)20世纪80年代的模拟集成电路阶段：此阶段实现了分立器件的集成，但本质上仍是模拟信号控制。如国产的KJ系列可控硅专用模拟集成电路控制器、德国西门子TCA系列可控硅专用模拟集成电路控制器等，其采用的技术都是通过移相电压与锯齿波电压综合比较实现可控硅触发脉冲的形成与调节；
(三)20世纪90年代的准数字集成电路阶段：为追求触发脉冲的高精度和高对称性，此阶段实现了集成电路内部的部分数字化设计，但接口仍沿用了模拟控制方式，如KC系列、TC系列等，而可控硅控制信号本质上是一种离散量，完全可以由数字信号来实现；也就是说，可控硅控制电路从20世纪80年代之前的模拟电路(分立器件)时期，经历了80年代后的数模混合集成电路时期，完成了至今准数字化的转变。国内外可控硅准数字化控制芯片种类很多，但在原理上大多仍局限于锯齿波比较或改变外加时钟频率的模拟电路范围，很难实现数字化精确控制，仍然不是现场应用中的理想产品。
目前，国内外数字化可控硅控制电路普遍采用工业级单片机等通用微处理器或可编程逻辑器件来实现。该类数字控制器虽然弥补了上述可控硅控制芯片的不足，但仍存在成本高，需要重复开发，控制精度低等问题。因此在现有技术中，缺乏一种用于三相交流调压与整流的全数字可控硅控制器芯片，以解决现有技术的缺陷。
发明内容
针对以上现有技术的不足，本发明通过提供一种运用专用集成电路设计(ASIC)技术，结合高精度的三相可控硅交流调压及可控整流控制方案，研制与开发出一款用于三相交流调压与整流的全数字可控硅控制器芯片。
所述芯片是可控硅专用集成电路控制器，具有触发脉冲形成与调制、相序自适应、故障自动保护、实时电网频率测量等功能。所述芯片采用通用的IIC数字接口，方便实现电力电子的控制自动化。用户可通过所述芯片的通用数字接口实现对所述控制芯片的配置和精确控制。
为了实现上述目的，本发明所述一种用于三相交流调压与整流的全数字可控硅控制器芯片采取的技术解决方案是：本发明所述一种用于三相交流调压与整流的全数字可控硅控制器芯片，其内部结构由分频电路(DIV)、复位电路(RESET)、IIC_SLAVE控制电路(IIC_SLAVE)和可控硅触发电路(SCR_CTRL)四部分组成。所述分频电路分别与IIC_SLAVE控制电路和复位电路双相连接，所述复位电路分别与IIC_SLAVE控制电路和可控硅触发电路连接，所述分频电路和IIC_SLAVE控制电路分别与可控硅触发电路相连接，所述分频电路接收及输出时钟信号(Xtal1)、时钟信号(Xtal2)，所述IIC_SLAVE控制电路接收IIC总线时钟输入信号(Scl)及IIC总线数据输入输出信号(Sda)，所述复位电路接收复位输入信号(Rest_n)，所述可控硅触发电路分别接收过零点同步输入信号(Szcp)和自然换相点同步输入信号(S1S2S3)并输出触发脉冲信号(P1P2P3P4P5P6)。
所述分频电路(DIV)用于根据用户在寄存器fm中写入的配置信息，完成对应频率的输出脉冲调制，同时向复位电路、IIC_SLAVE控制电路和可控硅触发电路提供芯片内部时钟信号(clk)。
所述复位电路(RESET)用于对输入的复位信号进行消抖处理，即对小于或等于2个时钟周期长度的外部复位信号进行滤除，同时向分频电路、IIC_SLAVE控制电路和可控硅触发电路提供芯片内部复位信号(rst)。
所述IIC_SLAVE控制电路(IIC_SLAVE)，用于控制通过IIC总线接收和发送数据。所述IIC_SLAVE控制电路(IIC_SLAVE)由串行接口电路(SERI)、寄存器组及接口电路(REGI)和总线时序控制电路(BTLC)三部分组成。所述串行接口电路分别与总线时序控制电路和寄存器组及接口电路双向相连，所述总线时序控制电路接收IIC总线时钟输入信号(Scl)、IIC总线数据输入输出信号(Sda)、芯片内部时钟信号(clk)和芯片内部复位信号(rst)，所述串行接口电路接收芯片内部时钟信号(clk)和芯片内部复位信号(rst)，所述寄存器组及接口电路接收芯片内部时钟信号(clk)和芯片内部复位信号(rst)并输入输出寄存器存储信息(peri deb ta mode pw ps coff)。所述IIC_SLAVE控制电路用来接收IIC总线上的时钟信号，并通过IIC总线接收或发送数据。所述总线时序控制电路用于对IIC总线输入信号进行消抖和时序控制；所述串行接口电路用于通过IIC总线串行接收或发送数据，并通过寄存器组接口电路对寄存器组内的寄存器进行读写；所述寄存器组及接口电路用于控制寄存器组的读写和存储芯片控制及状态信息。
所述可控硅触发电路(SCR_CTRL)通过读取用户在寄存器组中配置的触发信息，配合芯片输入的同步信号，通过电路控制完成相应触发脉冲的形成。所述可控硅触发电路(SCR_CTRL)由频率测量电路(FRE)、同步信号处理电路(SIG)、计时触发电路(TIMER)、截止逻辑控制电路(TP)、脉冲分配电路(G_SWITCH)和相序识别电路(PS)六部分组成。所述同步信号处理电路与相序识别电路、计时触发电路、截止逻辑控制电路和频率测量电路相连接，所述脉冲分配电路与计时触发电路、截止逻辑控制电路和相序识别电路相连接，所述频率测量电路接收芯片内部时钟信号(clk)、芯片内部复位信号(rst)，输出电源周期信号(peri)，所述同步信号处理电路接收芯片内部时钟信号(clk)、芯片内部复位信号(rst)、过零点同步输入信号(Szcp)、自然换相点同步输入信号(S1S2S3)和芯片内部消抖信号(deb)，所述计时触发电路接收芯片内部时钟信号(clk)、芯片内部复位信号(rst)、触发角信号(ta)、触发模式信号(mode)和脉冲宽度信号(pw)，所述相序识别电路接收芯片内部时钟信号(clk)、芯片内部复位信号(rst)，输出相序信号(ps)给IIC_SLAVE控制电路，所述截止逻辑控制电路接收芯片内部时钟信号(clk)、芯片内部复位信号(rst)和截止角信号(coff)，所述脉冲分配电路输出触发脉冲(P1P2P3P4P5P6)，所述同步信号处理电路(SIG)用于对同步信号进行消抖和边沿提取，输出处理后的单周期同步信号；所述相序识别电路(PS)用于根据当前输入同步信号判别三相电源的相序及是否发生缺相或错相，输出当前相序信息；所述计时触发电路(TIMER)用于根据用户在寄存器组中设定的触发模式、触发角和脉冲宽度信息控制触发脉冲的形成；所述截止逻辑控制电路(TP)用于根据用户在寄存器组中设定的截止角信息控制触发脉冲的截止；所述频率测量电路(FRE)用于测量三相电源的频率；所述脉冲分配电路(G_SWITCH)用于根据三相电源相序信息、脉冲截止信息，将触发脉冲分配到相应芯片管脚。
用户可通过IIC总线对所述芯片内部的寄存器组进行读写操作，可控硅触发电路通过读取用户配置的寄存器信息实现相应的触发。同时将一些信息反馈到某些寄存器中供用户参考，所述芯片还提供实时的电网频率测量功能，测量结果存储在相应的寄存器中。
本发明所述制作方法在GLOBAL FOUDARY公司的0.35微米工艺上，采用半定制专用集成电路设计方法，实现所述芯片的设计与制作，其设计制作具体包括以下步骤：所述芯片的设计制作分为三个阶段，即概念需求研究与功能制定阶段、数字集成电路前端设计阶段、数字集成电路后端设计阶段。
1、所述概念需求研究与功能制定阶段包括芯片功能规格与结构设计步骤，负责定义芯片功能、芯片结构、生产工艺、封装形式、测试方法。
2、所述数字集成电路前端设计阶段包括系统级设计、模块设计输入、模块设计验证、芯片级分析与验证、芯片级协同验证、FPGA原型系统、RTL级DFT设计、芯片级逻辑综合、扫描测试电路插入、测试向量生成步骤。
(1)系统级设计：进行系统数据通道、控制通道设计，完成系统级芯片的结构设计；
(2)模块设计输入：进行系统各个分模块的设计输入，完成模块级建模；
(3)模块设计验证：对各个分模块进行设计验证，根据验证结果修改问题模块设计；
(4)芯片级分析与验证：将各个分模块组成一个完成的系统，对整个系统进行分析验证，并根据验证结果修改问题部分；
(5)芯片级协同验证、FPGA原型系统：将该系统在FPGA原型系统上实现，利用FPGA硬件对系统进行分析验证，并根据验证结果修改问题部分；
(6)RTL级DFT设计：在寄存器传输级(RTL)设计代码基础上，增加可测性设计(DFT)代码，目的是实现芯片的扫描测试；
(7)芯片级逻辑综合：对系统设计代码进行逻辑综合和优化，以满足芯片设计时序要求的同时减小芯片面积；
(8)扫描测试电路插入：对综合后得到的门级网表进行扫描插入，以实现扫描链连接；
(9)测试向量生成：根据生成的扫描链信息及被测逻辑信息，生成测试用测试向量，并得到芯片前端设计网表；
3、所述数字集成电路后端设计阶段包括标准单元布局布线、版图验证、网表及参数提取、后仿真与时序分析、TapeOut、芯片生产制造、测试步骤。
(1)标准单元布局布线：利用GLOBAL FOUDARY公司提供的0.35微米工艺，进行标准单元的布局布线，得到生产用的芯片版图；
(2)版图验证：对布局布线得到的版图数据进行设计规则检查(DRC)和版图与原理图一致性检查(LVS)，并根据验证结果修改问题部位的版图；
(3)网表及参数提取：在版图基础上提取设计的最终网表及寄生参数；
(4)后仿真与时序分析：对该设计的最终网表进行后仿真验证及时序分析，以验证芯片功能和时序的正确性，并根据验证结果修改问题设计，如有必要将重复第二阶段(1)～(9)步骤至第三阶段(1)～(4)步骤，直到设计完全符合设计要求；
(5)TapeOut：在芯片版图上添加保护环及方向标志；
(6)芯片生产制造、测试：将设计版图交给GLOBAL FOUDARY公司进行生产制造、测试。
由上述技术方案能够看出，本发明所述一种用于三相交流调压与整流的全数字可控硅控制器芯片及其制作方法的有益效果是：
1、数字控制不易受环境温度、电源电压及时间变化等因素的影响，系统的稳定性和整体的可靠性也大幅提高，其系统的通用性强、灵活性大。所述芯片具有触发脉冲形成与调制、相序自适应、故障自动保护、实时电网频率测量等功能，所述芯片采用通用的IIC数字接口，方便实现电力电子的控制自动化，可为强电控制系统提供可选的、高精度的、高可控性的专用芯片解决方案。
2、本发明采用全数字化设计，使该款芯片不仅能实现以往模拟控制芯片的所有功能，并具有故障自动保护、相序自适应、参数在线调节等全数字化控制器功能，可以实现数字化精确可控的可控硅三相交流调压及可控整流。
3、在以往的模拟和准数字集成电路可控硅控制器芯片中，触发脉冲的控制角是通过用户提供的电压与内部提供的锯齿波比较或其他模拟控制量形成触发脉冲的，形成的触发脉冲控制角精度不高，并且稳定性差。本发明采用全数字化设计形成触发脉冲，用户通过通用IIC数字接口直接给出控制角，配合三路同步信号，从而大幅度提高了其精度和稳定性。
4、本发明所述芯片还提供相序自适应功能，即，能够自动辨别电网三相电压相序，并根据相序的不同自行调整触发脉冲的顺序，实现被触发的脉冲与可控硅阳阴极的电压同步。当用户无法辨认相序时，只要将三根电源线随机接入，系统就能自动正常工作。
5、本发明所述芯片的IIC_SLAVE控制电路是IIC协议中规定的从器件，IIC(Inter-Integrated Circuit)总线协议是由PHILIPS公司开发的两线式串行总线协议，用于连接微控制器及其外围设备，是微电子通信控制领域广泛采用的一种总线标准。它是同步通信的一种特殊形式，具有接口线少，控制方式简单，器件封装形式小，通信速率较高等优点。
附图说明
图1为本发明所述用于三相交流调压与整流的全数字可控硅控制器芯片电路的结构示意图；
图2为本发明所述IIC_SLAVE控制电路的结构示意图；
图3为本发明所述可控硅触发电路的结构示意图；
图4为本发明所述芯片的控制流程图；
图5为IIC总线起始和终止信号示意图；
图6为IIC总线的数据应答示意图；
图7为IIC总线完整的数据传输过程示意图；
图8为本发明所述芯片设计制作流程示意图。
图中所示：1-时钟信号(Xtal1)；2-时钟信号(Xtal2)；3-IIC总线时钟输入信号(Scl)；4-IIC总线数据输入输出信号(Sda)；5-复位输入信号(Rest_n)；6-自然换相点同步输入信号(S1S2S3)；7-触发脉冲输出信号(P1P2P3P4P5P6)；8-过零点同步输入信号(Szcp)；9-芯片内部时钟信号(clk)；10-寄存器存储信息(包含如下信号：peri deb ta mode pw ps coff)；11-芯片内部复位信号(rst)；12-芯片内部电源频率信号(peri)；13-芯片内部相序信号(ps)；14-芯片内部截止角信号(coff)；15-芯片内部触发角信号(ta)；16-芯片内部触发模式信号(mode)；17-芯片内部脉冲宽度信号(pw)；18-芯片内部消抖信号(deb)；
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
如图1至3所示，本发明所述一种三相交流调压与整流的全数字可控硅控制器芯片，其内部结构由分频电路(DIV)、复位电路(RESET)、IIC_SLAVE控制电路(IIC_SLAVE)和可控硅触发电路(SCR_CTRL)四部分组成。所述分频电路分别与IIC_SLAVE控制电路和复位电路双相连接，所述复位电路分别与IIC_SLAVE控制电路和可控硅触发电路连接，所述分频电路和IIC_SLAVE控制电路分别与可控硅触发电路相连接，所述分频电路接收及输出时钟信号(Xtal1)1、时钟信号(Xtal2)2，所述IIC_SLAVE控制电路接收IIC总线时钟输入信号(Scl)3及IIC总线数据输入输出信号(Sda)4，所述复位电路接收复位输入信号(Rest_n)5，所述可控硅触发电路分别接收过零点同步输入信号(Szcp)8和自然换相点同步输入信号(S1S2S3)6并输出触发脉冲输出信号(P1P2P3P4P5P6)7。
所述分频电路(DIV)用于根据用户在寄存器fm中写入的配置信息，完成对应频率的输出脉冲调制，同时向复位电路、IIC_SLAVE控制电路和可控硅触发电路提供芯片内部时钟信号(clk)9。
所述复位电路(RESET)用于对输入的复位信号进行消抖处理，即对小于或等于2个时钟周期长度的外部复位信号进行滤除，同时向分频电路、IIC_SLAVE控制电路和可控硅触发电路提供芯片内部复位信号(rst)11。
所述IIC_SLAVE控制电路(IIC_SLAVE)，用于控制通过IIC总线接收和发送数据。所述IIC_SLAVE控制电路(IIC_SLAVE)由串行接口电路(SERI)、寄存器组及接口电路(REGI)和总线时序控制电路(BTLC)三部分组成。所述串行接口电路分别与总线时序控制电路和寄存器组及接口电路双向相连，所述总线时序控制电路接收IIC总线时钟输入信号(Scl)3、IIC总线数据输入输出信号(Sda)4、芯片内部时钟信号(clk)9和芯片内部复位信号(rst)11，所述串行接口电路接收芯片内部时钟信号(clk)9和芯片内部复位信号(rst)11，所述寄存器组及接口电路接收芯片内部时钟信号(clk)9和芯片内部复位信号(rst)11并输入输出寄存器存储信息(peri deb ta mode pw ps coff)10。所述IIC_SLAVE控制电路用来接收IIC总线上的时钟输入信号3，并通过IIC总线接收或发送数据。所述总线时序控制电路用于对IIC总线数据输入输出信号4进行消抖和时序控制；所述串行接口电路用于通过IIC总线串行接收或发送数据，并通过寄存器组接口电路对寄存器组内的寄存器进行读写；所述寄存器组及接口电路用于控制寄存器组的读写和存储芯片控制及状态信息。
所述可控硅触发电路(SCR_CTRL)通过读取用户在寄存器组中配置的触发信息，配合芯片输入的同步信号，通过电路控制完成相应触发脉冲的形成。所述可控硅触发电路(SCR_CTRL)由频率测量电路(FRE)、同步信号处理电路(SIG)、计时触发电路(TIMER)、截止逻辑控制电路(TP)、脉冲分配电路(G_SWITCH)和相序识别电路(PS)六部分组成。所述同步信号处理电路与相序识别电路、计时触发电路、截止逻辑控制电路和频率测量电路相连接，所述脉冲分配电路与计时触发电路、截止逻辑控制电路和相序识别电路相连接，所述频率测量电路接收芯片内部时钟信号(clk)9、芯片内部复位信号(rst)11，输出电源周期信号(peri)12，所述同步信号处理电路接收芯片内部时钟信号(clk)9、芯片内部复位信号(rst)11、过零点同步输入信号(Szcp)8、自然换相点同步输入信号(S1S2S3)6和芯片内部消抖信号(deb)18，所述计时触发电路接收芯片内部时钟信号(clk)9、芯片内部复位信号(rst)11、触发角信号(ta)15、触发模式信号(mode)16和脉冲宽度信号(pw)17，所述相序识别电路接收芯片内部时钟信号(clk)9、芯片内部复位信号(rst)11，输出相序信号(ps)13给IIC_SLAVE控制电路，所述截止逻辑控制电路接收芯片内部时钟信号(clk)9、芯片内部复位信号(rst)11和截止角信号(coff)14，所述脉冲分配电路输出触发脉冲(P1P2P3P4P5P6)7，所述同步信号处理电路(SIG)用于对同步信号进行消抖和边沿提取，输出处理后的单周期同步信号；所述相序识别电路(PS)用于根据当前输入同步信号判别三相电源的相序及是否发生缺相或错相，输出当前相序信息；所述计时触发电路(TIMER)用于根据用户在寄存器组中设定的触发模式、触发角和脉冲宽度信息控制触发脉冲的形成；所述截止逻辑控制电路(TP)用于根据用户在寄存器组中设定的截止角信息控制触发脉冲的截止；所述频率测量电路(FRE)用于测量三相电源的频率；所述脉冲分配电路(G_SWITCH)用于根据三相电源相序信息、脉冲截止信息，将触发脉冲分配到相应芯片管脚。
用户可通过IIC总线对所述芯片内部的寄存器组进行读写操作，可控硅触发电路通过读取用户配置的寄存器信息实现相应的触发。同时将一些信息反馈到某些寄存器中供用户参考，所述芯片还提供实时的电网频率测量功能，测量结果存储在相应的寄存器中。
如图4所示，以三相六路触发脉冲、输出高电平有效、带有输出脉冲调制和触发角截止功能的模式为例，本发明所述芯片的控制流程包括以下步骤：
1、初始化
1)设置控制寄存器(CTRL)封锁输出脉冲；
2)设置消抖时长(EDB)；
3)设置起始脉冲宽度(PW)；
4)设置起始触发角度(TA)；
5)设置截止角范围(COFF)；
6)设置调制频率(FM)；
7)设置控制寄存器为六路触发脉冲、输出高电平有效、输出脉冲调制、触发角截止模式(CTRL，8’b00000011，0x03)。
2、实时控制
1)判断是否停止触发，停止触发则向控制寄存器CTRL写入8’b11xxxxxx，否则继续触发；
2)向脉冲触发角度寄存器(TA)写入新的触发角度数据(必须先写入TA_L再写入TA_H，否则数据不会正确更新)，如不需要更新则跳过此步骤；
3)向脉冲宽度寄存器(PW)写入新的脉宽度数据，如不需要更新则跳过此步骤；
4)读取控制寄存器CTRL获得相序信息，如不需要可跳过此步骤；
5)读取寄存器PERI_L和PERI_H根据提供的公式计算频率，如不需要可跳过此步骤。
所述IIC总线是包含有IIC总线时钟总线(SCL)及IIC总线数据总线(SDA)的两条总线的双向半双工总线，连接到IIC总线上的设备可以是主机也可以是从机，主机将从机的地址发送到IIC总线上，所有的从机将地址读取比较，只有具有相同地址的从机才会响应主机。所述芯片只是作为从机使用，在使用时必须要将SCL时钟总线和SDA数据总线上拉至电源正极。最大传输速率为400kHz；DTC6124M的地址为7’b0111100(0x3c)。
所述芯片采用通用IIC总线接口，用户可以通过IIC总线访问所述芯片内部的所有寄存器(某些寄存器为只读)。传输速率最高可达400kHz。通过配置相应的寄存器实现高效的触发，提高芯片的可靠性。
IIC总线的通信协议包括：
起始(START)和停止(STOP)信号
如图5所示，在进行一次总线通信时主机必须先产生一个起始信号，首先将时钟总线和数据总线同时置为高电平，在时钟总线为高电平的期间将数据总线拉低产生一个下降沿，此时DTC6124M认为此时为一次传输的开始；在传输结束时主机需要产生一个结束信号通知从机DTC6124M本次传输结束，在时钟总线为高电平期间数据总线产生一个上升沿的跳变。当在一次传输结束时主机没有产生一个结束信号而又产生了一个起始信号，此时将会接着进行下一轮数据传输。
数据格式和应答(ACK)
如图6所示，IIC总线数据的传输都是以字节为单位的，对传输的字节数没有限制。每完成一个字节传输后必须有一个响应信号(ACK)；总线时钟都是由主机产生的，从机通过在时钟高电平期间将数据总线保持低电平产应答信号ACK，主机同时读取数据总线的电平判断从机是否收到数据。
如果从机正在进行其他任务而不能继续接受数据，从机将会将时钟总线拉低迫使主机进入等待模式，当任务处理完成后释放时钟总线继续传输。所述芯片是实时的三相交流调压与整流的全数字可控硅控制器芯片，因此不需要主机进入等待模式，用户可以在任何时刻写入或读出数据。
IIC总线的传输时序协议包括：
如图7所示，主机发送一个起始信号经从机响应后，主机继续发送高七位地位和最低一位读写位，从机根据最低位读写位来判断是否接受主机发送的数据或发送数据给主机。主机会释放SDA数据线以等待从机的应答信号，每一个字节传送结束后必须有一个应答位，即从机在SCL时钟总线为高电平时将SDA数据总线保持低电平。数据传输的开始结束都是由主机来控制的，空闲的时候释放总线。此外，主机还可以重复产生多个起始信号(S)和地址来进行多字节的传输，在这种情况下可以不发送停止(P)信号，在时钟线为高电平期间，数据线由低电平跳变为高电平产生一个停止信号(P)。只有当时钟为低电平时数据才可以更改，当时钟为高电平时数据必须保持，期间任何的变化都会被认为是一个起始或停止信号。
如果要向DTC6124M的寄存器中写入一个字节的数据，主机首先要产生一个起始信号，然后发送一个高七位是DTC6124M地址最低位为0的字节，当第九个时钟主机接收到DTC6124M的应答信号后，主机继续发送一个字节的寄存器地址，检测到DTC6124M的应答信号后主机继续将所要写的数据发送到总线上，接收应答信号后写操作结束，主机发送停止信号。如果要发送多个字节，那么在这个应答信号之后继续发送数据，当所有数据传输完毕后再发送停止信号。多字节写入过程中，所述芯片内部寄存器地址会自动增1。这样就实现了向DTC6124M中的寄存器写入数据，下面是写单字节和两字节的过程。
如所述芯片的型号为DTC6124M为例：
写单字节
| 主机 | S | AD+W | RA | DATA | P | |||
| DTC6124M | ACK | ACK | ACK |
写两字节
| 主机 | S | AD+W | RA | DATA | DATA | P | ||||
| DTC6124M | ACK | ACK | ACK | ACK |
如果要将DTC6124M寄存器中的数据读出，主机首先要发送一个起始信号，然后同样发送一个高七位是DTC6124M地址最低位为0的字节，当主机接收到从机的应答信号后，发送要读的寄存器地址，等待DTC6124M应答后重复发送一个起始信号，接着发送一个高七位为DTC614M地址为最低位为1的字节，等待DTC6124M应答后，主机需要读取接下来的一个字节的数据，当完成这一字节数据读取后主机需要向从机发送一位无效的应答信号(NACK，时钟高电平期间保持数据线为高电平)，主机再发送一个停止信号结束此次一个字节的读取；若要进行多字节的连续读取只需要在第一个字节读取完后主机发送有效的应答信号，当所有数据读取完毕后主机发送的最后一个字节的应答信号必须是无效的，然后发送停止信号。多字节读出过程中，所述芯片内部寄存器地址自动增1。下面是读取单字节和两字节的过程。
读单字节
| 主机 | S | AD+W | RA | S | AD+R | NACK | P | ||||
| DTC6124M | ACK | ACK | ACK | DATA |
读两字节
| 主机 | S | AD+W | RA | S | AD+R | ACK | NACK | P | |||||
| DTC6124M | ACK | ACK | ACK | DATA | DATA |
上述信号的对照表如下：
所述寄存器组详细：
所述寄存器描述(R表示只读)：
00H：ID-芯片版本(只读)
| 位 | D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 |
| 功能 | ID[7] | ID[6] | ID[5] | ID[4] | ID[3] | ID[2] | ID[1] | ID[0] |
| 默认值 | 0 | 1 | 0 | 0 | 1 | 1 | 0 | 1 |
描述：
版本信息(M)。
01H，02H：PERI-电源频率(只读)
| 低位 | D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 |
| 功能 | PERI[7] | PERI[6] | PERI[5] | PERI[4] | PERI[3] | PERI[2] | PERI[1] | PERI[0] |
| 高位 | D15 | D14 | D13 | D12 | D11 | D10 | D9 | D8 |
| 功能 | PERI[15] | PERI[14] | PERI[13] | PERI[12] | PERI[11] | PERI[10] | PERI[9] | PERI[8] |
描述：
频率计量公式：精度(0.000003Hz，所能测量的电网频率下限为45.8Hz)
03H：CTRL-控制寄存器(读／写)
描述：
MODE[1：0]：
| 00 | 三相六路触发脉冲模式 |
| 01 | 三相三路触发脉冲模式 |
| 其它 | 脉冲封锁 |
默认值：MODE=2′b11。
AL：输出电平有效位，置′1′表示输出电平低电平有效，置′0′表示输出电平高电平有效。默认值为′0′。
PS[1：0]：标识接入负载电源的相序。
| 11 | 01 | 10 |
| 错误 | 正相序 | 反相序 |
TP：截止角有效位，置′1′表示输出脉冲超出截止寄存器(07H，08H)数值的部分将被舍弃，置′0′表示输出脉冲无限制。默认值为′0′。
FM：置′1′为使能脉冲调制，置′0′为不调制。默认值为′0′。调制频率参见寄存器09H。
04H：PW-脉冲宽度寄存器(读／写)
描述：
设置输出触发脉冲的宽度。若设置值超过60°均按60°脉冲宽度输出。换算公式：PW*0.384°。
默认值：PW=8′b0100_1110(0x4E，30°)。最大值：8′b1001_1100(0x9C，60°)。
*虽然DTC6124M将触发脉冲宽度限制在60°以内，但强烈建议您不要将脉冲宽度设置为大于或等于60°，以免触发错误。
05H，06H：TA-触发角度(读／写)
| 低位 | D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 |
| 功能 | TA[7] | TA[6] | TA[5] | TA[4] | TA[3] | TA[2] | TA[1] | TA[0] |
| 默认值 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 0 |
| 高位 | D15 | D14 | D13 | D12 | D11 | D10 | D9 | D8 |
| 功能 | TA[15] | TA[14] | TA[13] | TA[12] | TA[11] | TA[10] | TA[9] | TA[8] |
| 默认值 | 1 | 0 | 0 | 1 | 1 | 1 | 0 | 0 |
描述：
触发角度寄存器，用来设置触发角度。角度换算公式：TA*0.003°。
默认值：TA=16′b1001_1100_0011_1110(0x9C3E，120°)。
*写入新的触发角度时必须先写入新数据的低八位，再写入数据的高八位(此时所述芯片内部触发角角度数据才会更新)。
07H，08H：COFF-截止角范围(读／写)
| 低位 | D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 |
| 功能 | COFF[7] | COFF[6] | COFF[5] | COFF[4] | COFF[3] | COFF[2] | COFF[1] | TA[0] |
| 默认值 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 0 |
| 高位 | D15 | D14 | D13 | D12 | D11 | D10 | D9 | D8 |
| 功能 | COFF[15] | COFF[14] | COFF[13] | COFF[12] | COFF[11] | COFF[10] | COFF[9] | COFF[8] |
| 默认值 | 1 | 0 | 0 | 1 | 1 | 1 | 0 | 0 |
描述：
存放用户配置的定义的截止角度。
默认值：COFF=16′b1001_1100_0011_1110(0x9C3E，120°)。
*写入新的截止角时必须先写入新数据的低八位，再写入数据的高八位(此时所述芯片内部截止角角度数据才会更新)。
09H：FM-脉冲调制频率(读／写)
| 位 | D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 |
| 功能 | FM[7] | FM[6] | FM[5] | FM[4] | FM[3] | FM[2] | FM[1] | FM[0] |
| 默认值 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 |
描述：
用于调整脉冲的调制频率，它是调制信号的分频系数。
频率的计算公式为：(FM不能为0)
范围：2.94KHz～750KHz。
默认值：FM=8’b0101_0000(0x50，9.375KHz)。
0AH：DEB-消抖时长(读／写)
| 位 | D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 |
| 功能 | DEB[7] | DEB[6] | DEB[5] | DEB[4] | DEB[3] | DEB[2] | DEB[1] | DEB[0] |
| 默认值 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
描述：
用于对同步信号进行消抖滤波。
消抖时长换算公式：T=DEB*166.66(T为消抖时间，单位ns)。范围：0～42.5us。
如图8所示，本发明所述制作方法在GLOBAL FOUDARY公司的0.35微米工艺上，采用半定制专用集成电路设计方法，实现所述芯片的设计与制作，其设计制作具体包括以下步骤：所述芯片的设计制作分为三个阶段，即概念需求研究与功能制定阶段、数字集成电路前端设计阶段、数字集成电路后端设计阶段。
1、所述概念需求研究与功能制定阶段包括芯片功能规格与结构设计步骤，负责定义芯片功能、芯片结构、生产工艺、封装形式、测试方法。
2、所述数字集成电路前端设计阶段包括系统级设计、模块设计输入、模块设计验证、芯片级分析与验证、芯片级协同验证、FPGA原型系统、RTL级DFT设计、芯片级逻辑综合、扫描测试电路插入、测试向量生成步骤。
(1)系统级设计：进行系统数据通道、控制通道设计，完成系统级芯片的结构设计；
(2)模块设计输入：进行系统各个分模块的设计输入，完成模块级建模；
(3)模块设计验证：对各个分模块进行设计验证，根据验证结果修改问题模块设计；
(4)芯片级分析与验证：将各个分模块组成一个完成的系统，对整个系统进行分析验证，并根据验证结果修改问题部分；
(5)芯片级协同验证、FPGA原型系统：将该系统在FPGA原型系统上实现，利用FPGA硬件对系统进行分析验证，并根据验证结果修改问题部分；
(6)RTL级DFT设计：在寄存器传输级(RTL)设计代码基础上，增加可测性设计(DFT)代码，目的是实现芯片的扫描测试；
(7)芯片级逻辑综合：对系统设计代码进行逻辑综合和优化，以满足芯片设计时序要求的同时减小芯片面积；
(8)扫描测试电路插入：对综合后得到的门级网表进行扫描插入，以实现扫描链连接；
(9)测试向量生成：根据生成的扫描链信息及被测逻辑信息，生成测试用测试向量，并得到芯片前端设计网表；
3、所述数字集成电路后端设计阶段包括标准单元布局布线、版图验证、网表及参数提取、后仿真与时序分析、TapeOut、芯片生产制造、测试步骤。
(1)标准单元布局布线：利用GLOBAL FOUDARY公司提供的0.35微米工艺，进行标准单元的布局布线，得到生产用的芯片版图；
(2)版图验证：对布局布线得到的版图数据进行设计规则检查(DRC)和版图与原理图一致性检查(LVS)，并根据验证结果修改问题部位的版图；
(3)网表及参数提取：在版图基础上提取设计的最终网表及寄生参数；
(4)后仿真与时序分析：对该设计的最终网表进行后仿真验证及时序分析，以验证芯片功能和时序的正确性，并根据验证结果修改问题设计，如有必要将重复第二阶段(1)～(9)步骤至第三阶段(1)～(4)步骤，直到设计完全符合设计要求；
(5)TapeOut：在芯片版图上添加保护环及方向标志；
(6)芯片生产制造、测试：将设计版图交给GLOBAL FOUDARY公司进行生产制造、测试。
最后应说明的是：以上实施例仅说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (12)
1.一种用于三相交流调压与整流的全数字可控硅控制器芯片，其特征在于：其由分频电路、复位电路、IIC_SLAVE控制电路和可控硅触发电路四部分组成，所述分频电路分别与IIC_SLAVE控制电路和复位电路双相连接，所述复位电路分别与IIC_SLAVE控制电路和可控硅触发电路连接，所述分频电路和IIC_SLAVE控制电路分别与可控硅触发电路相连接，所述分频电路接收及输出时钟信号(Xtal1)、时钟信号(Xtal2)，所述IIC_SLAVE控制电路接收IIC总线时钟输入信号(Scl)及IIC总线数据输入输出信号(Sda)，所述复位电路接收复位输入信号(Rest_n)，所述可控硅触发电路分别接收过零点同步输入信号(Szcp)和自然换相点同步输入信号(S1S2S3)并输出触发脉冲信号(P1P2P3P4P5P6)。
2.根据权利要求1所述芯片，其特征在于：所述分频电路用于根据用户在寄存器fm中写入的配置信息，完成对应频率的输出脉冲调制，同时向复位电路、IIC_SLAVE控制电路和可控硅触发电路提供芯片内部时钟信号。
3.根据权利要求1所述芯片，其特征在于：所述复位电路用于对输入的复位信号进行消抖处理，即对小于或等于2个时钟周期长度的外部复位信号进行滤除，同时向分频电路、IIC_SLAVE控制电路和可控硅触发电路提供芯片内部复位信号。
4.根据权利要求1所述芯片，其特征在于：所述IIC_SLAVE控制电路(IIC_SLAVE)由串行接口电路(SERI)、寄存器组及接口电路(REGI)和总线时序控制电路(BTLC)三部分组成，所述串行接口电路分别与总线时序控制电路和寄存器组及接口电路双向相连，所述总线时序控制电路接收IIC总线时钟输入信号(Scl)、IIC总线数据输入输出信号(Sda)、芯片内部时钟信号(clk)和芯片内部复位信号(rst)，所述串行接口电路接收芯片内部时钟信号(clk)和芯片内部复位信号(rst)，所述寄存器组及接口电路接收芯片内部时钟信号(clk)和芯片内部复位信号(rst)并输入输出寄存器存储信息(peri deb ta mode pw ps coff)。
5.根据权利要求4所述芯片，其特征在于：所述串行接口电路用于通过IIC总线串行接收或发送数据，并通过寄存器组接口电路对寄存器组内的寄存器进行读写。
6.根据权利要求4所述芯片，其特征在于：所述寄存器组及接口电路用于控制寄存器组的读写和存储芯片控制及状态信息。
7.根据权利要求4所述芯片，其特征在于：所述IIC_SLAVE控制电路用来接收IIC总线上的时钟信号，并通过IIC总线接收或发送数据，所述总线时序控制电路用于对IIC总线输入信号进行消抖和时序控制。
8.根据权利要求1所述芯片，其特征在于：所述可控硅触发电路由频率测量电路、同步信号处理电路、计时触发电路、截止逻辑控制电路、脉冲分配电路和相序识别电路六部分组成。
9.根据权利要求8所述芯片，其特征在于：所述可控硅触发电路通过读取用户在寄存器组中配置的触发信息，配合芯片输入的同步信号，通过电路控制完成相应触发脉冲的形成。
10.根据权利要求8所述芯片，其特征在于：所述同步信号处理电路与相序识别电路、计时触发电路、截止逻辑控制电路和频率测量电路相连接，所述脉冲分配电路与计时触发电路、截止逻辑控制电路和相序识别电路相连接，所述频率测量电路接收芯片内部时钟信号(clk)、芯片内部复位信号(rst)，输出电源周期信号(peri)，所述同步信号处理电路接收芯片内部时钟信号(clk)、芯片内部复位信号(rst)、过零点同步输入信号(Szcp)、自然换相点同步输入信号(S1S2S3)和芯片内部消抖信号(deb)，所述计时触发电路接收芯片内部时钟信号(clk)、芯片内部复位信号(rst)、触发角信号(ta)、触发模式信号(mode)和脉冲宽度信号(pw)，所述相序识别电路接收芯片内部时钟信号(clk)、芯片内部复位信号(rst)，输出相序信号(ps)给IIC_SLAVE控制电路，所述截止逻辑控制电路接收芯片内部时钟信号(clk)、芯片内部复位信号(rst)和截止角信号(coff)，所述脉冲分配电路输出触发脉冲(P1P2P3P4P5P6)。
11.根据权利要求8所述芯片，其特征在于：所述同步信号处理电路用于对同步信号进行消抖和边沿提取。
12.根据权利要求8所述芯片，其特征在于：所述相序识别电路用于根据当前输入同步信号判别三相电源的相序及是否发生缺相或错相；所述计时触发电路用于根据用户在寄存器组中设定的触发模式、触发角和脉冲宽度信息控制触发脉冲的形成；所述截止逻辑控制电路用于根据用户在寄存器组中设定的截止角信息控制触发脉冲的截止；所述频率测量电路用于测量三相电源的频率；所述脉冲分配电路(G_SWITCH)用于根据三相电源相序信息、脉冲截止信息，将触发脉冲分配到相应芯片管脚。
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Legal Events
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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Granted publication date: 20170524 |
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