CN102030305B - 兼容半导体元件的微型悬浮结构及其制造方法 - Google Patents

Abstract

本发明涉及一种兼容半导体元件的微型悬浮结构及其制造方法，该方法包含在硅基底上方的绝缘层内形成半导体元件及微机电结构，微机电结构包含彼此独立的微结构与兼容连接件，兼容连接件电性连接半导体元件与微机电结构。接着，由前述绝缘层朝硅基底进行第一次蚀刻产生保留空间，再由前述硅基底相对方向的第二次蚀刻产生切割空间，然后利用硅基底第三次蚀刻产生与保留空间、切割空间相通的悬浮空间。此时，利用绝缘层内的兼容连接件达成微机电结构与半导体元件的电性连接，避免微机电结构不当侵蚀及曝露。

Description

兼容半导体元件的微型悬浮结构及其制造方法

技术领域

本发明是有关于一种半导体的装置及制造方法，且特别是有关于一种微型悬浮结构及其制造方法。 

背景技术

现今微机电系统(Micro-Electro-Mechanical Systems，MEMS)包含各种不同的微型结构。例如，不可动的探针、流道、孔穴结构，或是一些可动的弹簧、连杆、齿轮。将上述不同的微型结构和相关的半导体电路相互整合，即可构成各种不同的半导体应用。半导体电路例如互补式金属氧化层半导体(Complementary Metal-Oxide Semiconductor，CMOS)。而通过制造方法与结构设计提升微型结构各种不同的功能，是未来半导体微机电系统的关键指针，也是未来进一步研究芯片时的严峻挑战。因此，若能研发改进已知的技术，未来的发展性实无法预估。 

目前微机电装置中的传感器及致动器皆独立于半导体元件之外制造，且必须利用湿蚀刻、干蚀刻和牺牲层(sacrificial-layer)去除等专用的微机电作业在硅基底上制作出悬浮式结构。其中，湿蚀刻是一种快速有效的蚀刻方式，而且其所使用的蚀刻剂通常对不同材料具有相当高的“选择性”(selectivity)。而干蚀刻，例如等离子蚀刻，则是利用部分解离的气体来进行，最大优点即是干蚀刻为“非等向性蚀刻”(anisotropic etching)。 

然而，前述已知技术出现了下述问题。第一，无论是采用何种蚀刻方式，都必须分别制作微机电装置与半导体元件，二种制程无法兼容整合。仅能分别在前制程中各自生产，再在后制程中连接兼容。如此一来，透过打线所产生的寄生效应以及繁杂的程序会令成本居高不下，更会增加未来后制封装的复杂性。第二，湿蚀刻为等向性蚀刻，不但会在纵向进行蚀刻，同时也会产生横向的蚀刻效果。而横向蚀刻会导致所谓“侧蚀”(undercut)的缺陷。第三，虽然干蚀刻为非等向性蚀刻，但是干蚀刻的选择性却比湿蚀刻来得低。 

因此，为了改进受限蚀刻技术的诸多问题，发展出了反应性离子蚀刻(Reactive Ion Etching，RIE)的技术。此种技术虽然能大幅降低侧蚀现象，但是由于蚀刻过程同样是由上而下逐层进行蚀刻，且最后一次的硅基底大量蚀刻工作仍必须运用横向蚀刻技术方能达成。再者，多次的蚀刻过程皆会通过微型结构，造成在进行硅基底大量蚀刻及横向蚀刻过程中仍无法避免对于微型结构的侧蚀现象。此外，微型结构会在制程结束后曝露在外，进而影响合格率。 

纵上所述，目前各种技术仍无法解决如何整合兼容微机电装置与半导体元件的问题。由于现今微机电结构的设计愈来愈精细，造成微机电装置与半导体元件之间的连接愈来愈不容易，进而造成生产成本增加。且在不同制程之中也会有污染、误差、成本及残留的各种挑战出现。 

有鉴于斯，本案发明人乃经详思细索，并积多年从事各种半导体微机电产品设计与半导体研究生产的经验，开发出一种能整合兼容微机电装置与半导体元件、避免微机电结构曝露的兼容半导体元件的微型悬浮结构及其制造方法。 

发明内容

因此，本发明的一目的是在提供一种兼容半导体元件的微型悬浮结构制造方法，可有效避免不当侵蚀及结构残留。且此制造方法将微机电装置与半导体元件整合兼容在同一制程之内完成，能有效简化制程及降低成本。 

依据本发明一实施例，一种兼容半导体元件的微型悬浮结构制造方法包括以下步骤。在硅基底表面形成内具微结构、兼容连接件与半导体元件的绝缘层，兼容连接件电性连接在半导体元件与微结构之间。接着，进行绝缘层蚀刻以形成蚀刻空间，且蚀刻空间仅到达硅基底的表面。接下来，应用选择比分别沿着蚀刻空间蚀刻硅基底与由硅基底底面进行蚀刻，以分别形成具一致深度的保留空间与多个切割空间。再应用选择比由硅基底底面与切割空间处进行蚀刻，以于硅基底底面形成悬浮空间，使微结构悬浮。同时，使切割空间内的硅基底继续被蚀刻出一致的深度而到达绝缘层底面，以使悬浮空间、保留空间与切割空间相通，借以让微结构与半导体元件下方的硅基底被切割空间分隔而绝缘。 

前述制造方法还包含于绝缘层表面罩盖保护盖。借此保护悬浮的微结构，使微结构在硅基底蚀刻过程中不会直接外露于蚀刻空间，有效避免微结构受到不当侵蚀与暴露。 

本发明的另一目的是在提供一种兼容半导体元件的微型悬浮结构，可有效结合微机电结构与半导体元件。 

依据本发明另一实施例，一种兼容半导体元件的微型悬浮结构，为应用前述的制造方法所形成。此兼容半导体元件的微型悬浮结构包含硅基底与设置于硅基底上的绝缘层。硅基底下方具有切割空间及悬浮空间。切割空间位于悬浮空间内壁，且悬浮空间与切割空间相通。绝缘层内具有微结构，半导体元件以及电性连接在半导体元件与微结构之间的兼容连接件。其中硅基底的切割空间到达绝缘层底面，且硅基底的切割空间相对应位于微结构与半导体元件之间，使微结构下方与半导体元件下方的硅基底被分隔而绝缘。而微结构则利用硅基底的悬浮空间达成悬浮。 

前述兼容半导体元件的微型悬浮结构还包含于绝缘层表面具有保护盖。借此保护盖保护悬浮的微结构，使微结构不会直接外露。 

应用本发明的兼容半导体元件的微型悬浮结构及其制造方法可有效结合微机电结构与半导体元件在同一制程之内完成，大幅减少制程的复杂性及成本。此外，利用罩盖保护盖的方式，使微结构在硅基底蚀刻过程中不会直接外露于蚀刻空间，而能受到充份的保护，有效避免微结构曝露及被不当侵蚀。 

附图说明

为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下： 

图1至图10是绘示依照本发明一实施方式的一种兼容半导体元件的微型悬浮结构制造方法各步骤中的结构剖面图； 

图11是绘示图10中兼容半导体元件的微型悬浮结构的示意图。 

【主要元件符号说明】 

100：硅基底            101：保留空间 

102：切割空间          103：悬浮空间 

110：上表面            120：底面 

200：绝缘层            201：蚀刻空间 

202：容许空间          210：微机电结构 

211：微结构            212：兼容连接件 

220：半导体元件       300：罩层 

310：通孔             400：罩层 

410：通孔             500：保护盖 

600：罩层             610：开口 

700：罩层 

具体实施方式

图1至图10为绘示依照本发明一实施方式的一种兼容半导体元件的微型悬浮结构制造方法各步骤中的结构剖面图。借以说明兼容半导体元件的微型悬浮结构制造方法的详细步骤。 

如图1所示，首先在硅基底100上表面110形成绝缘层200，且绝缘层200内具平行并排的微机电结构210与半导体元件220。微机电结构210包含彼此独立的至少一微结构211与兼容连接件212。兼容连接件212电性连接在半导体元件220与微机电结构210之间。半导体元件例如互补式金属氧化层半导体(Complementary Metal-Oxide Semiconductor，CMOS)元件。 

前述硅基底100、绝缘层200与微结构211的设计与制造为常见标准半导体制造技术。因此，相关的配合细节在此不多做赘述。 

接着，如图2所示，在绝缘层200表面制作罩层300。罩层300表面外露，且罩层300相对应微机电结构210的预期蚀刻空间处设有通孔310。 

接下来，如图3所示，从罩层300的通孔310向下进行反应性离子蚀刻，以在绝缘层200内形成蚀刻空间201，且蚀刻空间201到达硅基底100的上表面110。由于蚀刻空间201不会接近内部微结构211，因此，微结构211仍受到绝缘层200的包裹，使得微机电结构210不会曝露内部的微结构211。 

接着，去除罩层300。在去除罩层300后，再在绝缘层200表面旋布罩层400。并移除相对于微机电结构210处的罩层400，以形成通孔410。换句话说，仅保留位于半导体元件220上方的罩层400，如图4所示。然后，从罩层400的通孔410朝绝缘层200蚀刻出预设的深度，以形成容许空间202，如图5所示， 

再来，如图6所示，利用深反应离子蚀刻沿着蚀刻空间201朝硅基底100进行蚀刻，并且应用选择比将硅基底100蚀刻出具一致深度的保留空间101。 此步骤为第一次蚀刻，是由硅基底100具有绝缘层200的表面110进行。 

接着，如图7所示，在绝缘层200表面的罩层400上罩盖保护盖500，借此保护盖500保护已暴露于容许空间202内的微结构211。因此，在后续蚀刻过程中，微机电结构210可获得充份的保护，不会曝露内部的微结构211造成污染。此外，在此步骤之前，罩层400也可选择性的先行去除，但并非本发明的兼容半导体元件的微型悬浮结构制造方法必备的唯一实施技术。 

同时，如图8所示，在硅基底100的底面120制作罩层600，并在罩层600上制作开口610。开口610相对应位于微机电结构210与半导体元件220之间的罩层600上。利用深反应离子蚀刻由开口610朝向硅基底100进行蚀刻，并且应用选择比的设计蚀刻出具一致深度的切割空间102。此为本实施方式的步骤中第二次蚀刻，此第二次蚀刻为由硅基底100的底面120进行蚀刻。 

接着，如图9所示，将罩层600去除，再在硅基底100的底面120旋布罩层700，并去除相对应于微机电结构210位置的罩层700。也就是说，去除切割空间102围绕的范围及切割空间102边缘部分的罩层700。 

最后，从硅基底100的底面120已去除罩层700的部位进行深反应离子蚀刻，并且涵盖切割空间102一并蚀刻。此时，应用选择比的设计蚀刻出悬浮空间103，由于切割空间102处的硅基底100同样会被蚀刻出与悬浮空间103一致的深度，故本实施方式可通过控制选择比让切割空间102到达绝缘层200底面，进而使硅基底100经蚀刻产生的悬浮空间103与前述步骤中产生的保留空间101以及切割空间102相通，使得微机电结构210中的微结构211悬浮。此为本实施方式的步骤中第三次蚀刻，此第三次蚀刻同第二次蚀刻一样，为由硅基底100的底面120进行蚀刻。 

同时，通过此第三次蚀刻，使微机电结构210与半导体元件220下方的硅基底100被切割空间102分隔，进而使微机电结构210与半导体元件220绝缘，如图10所示。微机电结构210与半导体元件220间的电性连接则利用绝缘层200内的兼容连接件212达成。 

接着，请同时参阅图10及图11。前述图10所示的结构剖面图即为利用此实施方式所形成的一种兼容半导体元件的微型悬浮结构剖面图。而图11则为绘示图10中兼容半导体元件的微型悬浮结构的示意图。如图所示，兼容半导体元件的微型悬浮结构具有硅基底100与绝缘层200。 

硅基底100下方具有悬浮空间103，且在悬浮空间103的内壁凹陷蚀刻出切割空间102。硅基底100的悬浮空间103与切割空间102相通。而硅基底100的切割空间102到达绝缘层200底面，即绝缘层200与硅基底100的接触面。 

绝缘层200则设置在硅基底100上。绝缘层200内具平行并排的微机电结构210与半导体元件220，微机电结构210包含彼此独立的至少一微结构211与至少一兼容连接件212。前述切割空间102则为相对应位于微结构211与半导体元件220之间的硅基底100，使微结构211下方与半导体元件220下方的硅基底100被分隔而使微机电结构210与半导体元件220绝缘。 

兼容连接件212电性连接在半导体元件220与微结构211之间。微机电结构210的微结构211为利用硅基底100的悬浮空间103达成悬浮。 

前述兼容半导体元件的微型悬浮结构之中，可以在绝缘层200表面罩盖保护盖500，借此保护盖500保护内部悬浮的微结构211及其它微机电结构210。因此微机电结构210获得充份的保护，而不会曝露内部的微结构211。 

由上述本发明实施方式可知，应用本发明的兼容半导体元件的微型悬浮结构及其制造方法具有下列优点。第一，由于微结构受到绝缘层的包裹，在蚀刻过程中根本不会曝露，故能够防止蚀刻时的损害，进而降低损伤机率，增加产品良率。第二，在绝缘层表面制作保护盖，借此保护盖保护内部悬浮的微结构及其它微机电结构。因此，微机电结构可获得充份的保护，不会曝露内部的微结构或金属电路造成微机电结构的污染。第三，由于硅基底被分隔而使微机电结构与半导体元件相互绝缘，并利用绝缘层内的兼容连接件达成微机电结构与半导体元件的电性连接。故可以直接在制程中同时制作出微机电装置与半导体元件，且彼此兼容而电性连接精确。 

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技术的人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求书所界定的范围为准。 

Claims (9)

1.一种兼容半导体元件的微型悬浮结构制造方法，其特征在于，该制造方法包含：

在一硅基底表面形成内具一微结构、一兼容连接件与一半导体元件的一绝缘层，且该兼容连接件电性连接在该半导体元件与该微结构之间；

蚀刻该绝缘层以形成一蚀刻空间，且该蚀刻空间到达该硅基底的表面；

应用选择比沿着该蚀刻空间蚀刻该硅基底，以形成具一致深度的一保留空间；

应用选择比由该硅基底底面进行蚀刻，以形成具一致深度的多个切割空间；以及

应用选择比由该硅基底底面与该些切割空间处进行蚀刻，以在该硅基底底面形成一悬浮空间，使该微结构悬浮，并使该些切割空间内的硅基底继续被蚀刻出一致的深度，而到达绝缘层底面，以使该悬浮空间、该保留空间与该些切割空间相通，且该微结构与该半导体元件下方的该硅基底被该些切割空间分隔而绝缘。

2.根据权利要求1所述的兼容半导体元件的微型悬浮结构制造方法，其特征在于，还包含：

制作一罩层于该绝缘层表面；

形成一通孔位于该罩层相对应该微结构的预期蚀刻空间处；以及

由该通孔向下进行反应性离子蚀刻以形成该蚀刻空间。

3.根据权利要求2所述的兼容半导体元件的微型悬浮结构制造方法，其特征在于，还包含：

去除该蚀刻空间周缘及相对应该微结构上方的该罩层；

蚀刻该绝缘层至预设深度，形成一容许空间；以及

利用深反应离子蚀刻由该蚀刻空间向该硅基底蚀刻，以形成一保留空间。

4.根据权利要求3所述的兼容半导体元件的微型悬浮结构制造方法，其特征在于，还包含：

去除该罩层。

5.根据权利要求4所述的兼容半导体元件的微型悬浮结构制造方法，其特征在于，还包含：

在该罩层移除后，罩盖一保护盖在该绝缘层表面，借该保护盖保护该容许空间内的微结构。

6.根据权利要求2所述的兼容半导体元件的微型悬浮结构制造方法，其特征在于，还包含：

罩盖一保护盖在该罩层上，借该保护盖保护该容许空间内的该微结构。

7.根据权利要求1所述的兼容半导体元件的微型悬浮结构制造方法，其特征在于，还包含：

制作一罩层于该硅基底的底面；

在该罩层上制作一开口，该开口位于相对于该微结构与该半导体元件之间；

利用深反应离子蚀刻由该开口朝向硅基底蚀刻出该切割空间；

去除相对应位于该微结构处的该罩层；以及

从该硅基底底面已去除该罩层的部位进行深反应离子蚀刻以蚀刻出该悬浮空间。

8.一种兼容半导体元件的微型悬浮结构，其特征在于，是应用权利要求1所述的制造方法形成，该兼容半导体元件的微型悬浮结构包含：

一硅基底，下方具有一切割空间及一悬浮空间，该切割空间位于该悬浮空间内壁，且该悬浮空间与该切割空间相通；以及

一绝缘层，设置在该硅基底上，该绝缘层内具有一微结构，一半导体元件，以及一兼容连接件电性连接在该半导体元件与该微结构之间，

其中，该硅基底的该切割空间到达该绝缘层底面，且该硅基底的切割空间相对应位于该微结构与该半导体元件之间，使该微结构下方与该半导体元件下方的该硅基底被分隔而绝缘，而该微结构则利用该硅基底的该悬浮空间达成悬浮。

9.根据权利要求8所述的兼容半导体元件的微型悬浮结构，其特征在于，还包含：

一保护盖罩盖在该绝缘层表面，借该保护盖保护内部悬浮的该微结构。

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