CN102024783A

CN102024783A - 用于互连工艺中的半导体器件及其制造方法

Info

Publication number: CN102024783A
Application number: CN2009101962629A
Authority: CN
Inventors: 孙武; 张海洋; 王新鹏; 徐强
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2009-09-22
Filing date: 2009-09-22
Publication date: 2011-04-20
Anticipated expiration: 2029-09-22
Also published as: CN102024783B

Abstract

本发明公开了一种用于互连工艺中的半导体器件，所述半导体器件包括：衬底；所述衬底上生长的前端器件层；在所述衬底晶背一侧上生长的高应力覆盖层；在所述前端器件层上沉积的第一介电层；在所述第一介电层中刻蚀的第一通孔中填充的第一金属层；在所述第一金属层以及所述第一介电层上沉积的第二介电层；在所述第二介电层中刻蚀的第二通孔在填充的第二金属层。根据本发明的用于互连工艺的半导体器件及其制造方法，通过在晶背一侧增加高应力覆盖层结构，改善了晶片由于应力作用导致的翘曲，使得晶片的平整度良好。根据本发明的半导体器件制造方法工艺简单且易于实施。

Description

用于互连工艺中的半导体器件及其制造方法

技术领域

本发明涉及半导体制造工艺，特别涉及铜互连布线制造工艺。

背景技术

传统集成电路制造工艺主要采用铝作为金属互连材料。但是随着晶体管尺寸越来越小，在保持信号的高速传输方面用铝作为互连已经受到很大的限制。对于互连材料的改进，选用电阻率较小且介电常数较小的介电材料是降低信号延时、提高时钟频率的两个主要所考虑的方向。由于铜的电阻率较铝小，同时能减少互连层的厚度，通过降低电容达到了减少信号延时的效果，因此，如果配合采用低k介电材料，可以降低信号线之间的耦合电容，信号的转换速度也随之加快，即进一步降低了信号的延时。此外，现有铝材料在器件密度进一步提高的情况下还会出现由电子迁移引发的可靠性问题，而铜的熔点较高，比铝更不容易发生电子迁移。与铝相比，铜可以在更薄的互连层厚度上通过更高的电流密度，从而降低能量消耗。在半导体后段(BEOL)制作中经常采用宽7微米、厚3微米的铜线做电感。铜互连结构形成深沟槽的工艺被称为超厚金属(Ultra thickness metal，UTM)互连工艺，UTM互连工艺通常形成3～6微米左右深度的沟槽，通常用于制作射频产品感应器的工艺当中。

图1A至图1F示出了传统利用双大马士革工艺制造铜互连结构的示意图。如图1A所示，在衬底101上已经生长了半导体器件以及多层金属互连层，这里简化为一器件/布线层102。然后在器件/布线层102上以CVD方法沉积一层厚度为7900埃的第一介电层103，材料可以选择为未掺杂的硅玻璃(USG)。然后如图1B所示，在第一介电层103上刻蚀出第一通孔110a、110b和110c。接着，如图1C所示，以物理气相沉积(PVD)或者电镀方式填充第一金属层111a、111b和111c，金属可以选择为铜，再以化学机械抛光(CMP)方式去除第一金属层111a、111b和111c高出第一介电层103的部分。接下来，如图1D所示，在第一金属层111a、111b和111c以及第一介电层103上以CVD方法沉积一层厚度为34000埃的第二介电层104，材料可以选择为未掺杂的硅玻璃(USG)。接着，如图1E所示，在第二介电层104上刻蚀出第二通孔120a、120b和120c。然后，如图1F所示，以物理气相沉积(PVD)或者电镀方式填充第二金属层112a、112b和112c，金属可以选择为铜，再以化学机械抛光(CMP)方式去除第四金属层112a、112b和112c高出第二介电层104的部分。

在制作半导体器件的过程中，会在CVD以及CMP过程产生大量的热，而且在半导体器件中用来提供低电阻的互连电流通路的厚铜层或者是类似的导电层，与其所附着的下部硅体晶片材料之间有着热膨胀系数的差异，从而产生晶片变形，呈晶片中心凹陷外围翘起的弓形态，如图2所示。越厚的金属越容易产生这种以弓形形式出现的翘曲，尤其在半导体后段(BEOL)制作中经常采用宽7微米、厚3微米的铜线做电感，其拉伸应力比一般互连技术中的铜要大很多，可能将严重影响到集成电路其他的加工工艺，如接下来的光刻步骤。使用扫描光刻机时样品要放在基底台上，由于基底台与物镜系统之间有一定的间距，不可能无限制的扩大，因此只能承受具有一定程度翘曲的晶片。此外，应力的出现使得晶片在后续步骤中更易破损，特别是在进行切割以便封装之前对晶片进行减薄时以及芯片切割过程中尤为明显。传统的分两步来沉积金属层以及增加USG介电层应力的方法并不能从根本上解决晶片翘曲的问题。

因此，需要一种能够减小铜互连工艺中晶片翘曲度且容易实施的方法，为晶片表面的平整打下良好的基础。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服现有的铜互连工艺，特别是UTM互连工艺中产生的晶片翘曲现象，本发明提供了一种用于互连工艺中的半导体器件，所述半导体器件包括：衬底；所述衬底上生长的前端器件层；在所述衬底晶背一侧上生长的高应力覆盖层；在所述前端器件层上沉积的第一介电层；在所述第一介电层中刻蚀的第一通孔中填充的第一金属层；在所述第一金属层以及所述第一介电层上沉积的第二介电层；在所述第二介电层中刻蚀的第二通孔在填充的第二金属层。

根据本发明的另一方面，提供了一种用于互连工艺中的半导体器件制造方法，所述制造方法包括：在衬底上生长前端器件层；在所述衬底晶背一侧上生长高应力覆盖层；在所述前端器件层上沉积第一介电层；在所述第一介电层中刻蚀出第一通孔，并在所述第一通孔中填充第一金属层；在所述第一金属层以及所述第一介电层上沉积第二介电层；在所述第二介电层中刻蚀出第二通孔，并在所述第二通孔中填充第二金属层。

根据本发明的另一方面，所述高应力覆盖层是SiN层，厚度为2500埃～6000埃。

根据本发明的用于互连工艺的半导体器件及其制造方法，通过在晶背一侧增加高应力覆盖层结构，改善了晶片由于应力作用导致的翘曲，使得晶片的平整度良好。根据本发明的半导体器件制造方法工艺简单且易于实施。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1F是传统的铜互连结构剖面示意图；

图2是晶片翘曲剖面示意图；

图3A至图3F是根据本发明的具有高应力覆盖层的铜互连结构的剖面示意图；

图4是晶片翘曲度随高应力覆盖层厚度变化的示意图。

图5是根据本发明的具有高应力覆盖层的铜互连结构的制造工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何利用高应力覆盖层以便解决晶片翘曲的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

为了克服铜互连工艺中晶片由于应力作用导致的翘曲，本发明提出了一种在铜互连布线工艺中在晶片背面(下文简称晶背)生长具有高应力覆盖层来克服这一问题。参照图3A至图3F，示出根据本发明的具有高应力覆盖层的铜互连结构的制作工艺流程中各个步骤的剖视图。

首先，如图3A所示，在衬底201上已经生长了半导体器件和/或多层金属互连层，这里简化为一器件/布线层202。然后在器件/布线层202的上面以CVD方法沉积一层厚度为7500-8000埃的第一介电层203，材料优选为未掺杂硅玻璃(USG)。然后在衬底201背面，即晶背一侧上用化学气相沉积(CVD)方法沉积一高应力覆盖层204。形成所述高应力覆盖层204优选是SiN层，厚度为2500埃～6000埃，生长的工艺条件为是流速为15sccm～35sccm的SiN₄，流速为20sccm～100sccm的NH₃，流速为10000sccm～20000sccm的N₂，放电功率为40～60W，本底真空度为4～10torr。其中，sccm是标准状态下，也就是1个大气压、25摄氏度下每分钟1立方厘米(1ml/min)的流量，1torr≈133.32帕斯卡。

接着，如图3B所示，在第一介电层203表面涂光刻胶，并完成第一通孔210a、210b和210c的刻蚀。可以选择使用N₂和O₂混合气层体刻蚀第一介电层203，形成第一通孔210a、210b和210c。

然后，如图3C所示，以物理气相沉积(PVD)或者电镀方式填充第一金属层211a、211b和211c，再以化学机械抛光(CMP)方式去除第一金属层211a、211b和211c高出第一介电层203的部分。

然后，如图3D所示，在第一金属层211a、211b和211c以及第一介电层203上以CVD方法沉积第二介电层205，材料可以选择为USG，厚度为30000-35000埃。

接着，如图3E所示，在第二介电层205表面涂光刻胶，并完成第二通孔220a、220b和220c的刻蚀。可以选择使用N₂和O₂混合气层体刻蚀第二介电层205，形成第二通孔220a、220b和220c。

然后，如图3F所示，以物理气相沉积(PVD)或者电镀方式填充第二金属层212a、212b和212c，再以化学机械抛光(CMP)方式去除第二金属层212a、212b和212c高出第二介电层205的部分。

在本发明中，在晶背生长具有高应力覆盖层的布线结构，可以有效解决晶片的翘曲问题。根据晶片的翘曲度与高应力覆盖层的厚度之间的关系来决定所需要沉积的高应力覆盖层的厚度。如图4所示，随着高应力覆盖层厚度的增加，晶片的翘曲度逐渐降低。

将按照上述工艺所制成的具有高应力覆盖层结构的本发明样品，采用光学测量方法，测量出晶片翘曲度，即晶片边缘点与其中心点的高度差，如果晶片边缘点高于中心点，晶片翘曲度值为负；如果晶片边缘点低于中心点，晶片翘曲度值为正。原始样片在未生长第一和第二金属层之前(如图1A所示)，其翘曲度为125微米；沉积第二介电层104(如图1D所示)之后，原始样品的翘曲度达到-80微米；沉积第二金属层112a、112b和112c之后(如图1F所示)，原始样品的翘曲度为-450微米。而利用本发明的样品在沉积高应力覆盖层204之后(如图3A所示)，其翘曲度为215微米；当沉积第二介电层205(如图3D所示)之后，本发明样品的翘曲度达到50微米；当沉积第二金属层212a、212b和212c之后(如图3F所示)，本发明样品的翘曲度为-150微米，而扫描光刻机所能接受的晶片翘曲度最大值为-200微米，由此可知，利用本发明成功解决了由于晶片翘曲致使不能使用扫描光刻机的问题。

图5的流程图示出了制作根据本发明实施例的具有高应力覆盖层的铜互连结构工艺流程。在步骤501中，在衬底上已经生长了器件/布线层之后。在器件/布线层的上面以CVD方法沉积一第一介电层。然后在衬底背面，即晶背一侧上用化学气相沉积(CVD)方法沉积一高应力覆盖层。在步骤502中，在第一介电层上刻蚀第一通孔。在步骤503中，以物理气相沉积或者电镀方式填充第一金属层，再以CMP方式去除第一金属层高出第一介电层的部分。在步骤504中，在第一金属层以及第一介电层上以CVD方法沉积第二介电层。在步骤505中，在第二介电层上刻蚀第二通孔。在步骤506中，以物理气相沉积或者电镀方式填充第二金属层，再以化学机械抛光(CMP)方式去除第二金属层高出第二介电层的部分。

根据本发明所述的高应力覆盖层还可应用于多层互连布线中任意层，但优选应用于制作最顶层的布线层。

根据如上所述的实施例制造的具有高应力覆盖层的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种用于互连工艺中的半导体器件，其特征在于，所述半导体器件包括：

衬底；

所述衬底上生长的前端器件层；

在所述衬底晶背一侧上生长的高应力覆盖层；

在所述前端器件层上沉积的第一介电层；

在所述第一介电层中刻蚀的第一通孔中填充的第一金属层；

在所述第一金属层以及所述第一介电层上沉积的第二介电层；

在所述第二介电层中刻蚀的第二通孔在填充的第二金属层。

2.如权利要求1所述的半导体器件，其特征在于，所述互连工艺为铜互连工艺或超厚金属互连工艺。

3.如权利要求1所述的半导体器件，其特征在于，所述前端器件层为前端有源器件或前端互连层。

4.如权利要求1所述的半导体器件，其特征在于，所述金属层为铜，并通过PVD方法或者电镀方法进行填充。

5.如权利要求1所述的半导体器件，其特征在于，所述第一介电层的材料为未掺杂硅玻璃，厚度为7500-8000埃。

6.如权利要求1所述的半导体器件，其特征在于，所述第二介电层的材料为未掺杂硅玻璃，厚度为30000-35000埃。

7.如权利要求1所述的半导体器件，其特征在于，所述高应力覆盖层是SiN层。

8.如权利要求1所述的半导体器件，其特征在于，所述高应力覆盖层的厚度为2500埃～6000埃。

9.如权利要求7所述的半导体器件，其特征在于，所述高应力覆盖层形成的工艺条件为是流速为15sccm～35sccm的SiN₄，流速为20sccm～100sccm的NH₃，流速为10000sccm～20000sccm的N₂，放电功率为40～60W，本底真空度为4～10torr。

10.一种包含如权利要求1所述的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和掩埋式DRAM和射频器件。

11.一种包含如权利要求1所述的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

12.一种用于互连工艺中的半导体器件制造方法，其特征在于，所述制造方法包括：

在衬底上生长前端器件层；

在所述衬底晶背一侧上生长高应力覆盖层；

在所述前端器件层上沉积第一介电层；

在所述第一介电层中刻蚀出第一通孔，并在所述第一通孔中填充第一金属层；

在所述第一金属层以及所述第一介电层上沉积第二介电层；

在所述第二介电层中刻蚀出第二通孔，并在所述第二通孔中填充第二金属层。

13.如权利要求12所述的半导体器件制造方法，其特征在于，所述互连工艺为铜互连工艺或超厚金属互连工艺。

14.如权利要求12所述的半导体器件制造方法，其特征在于，所述前端器件层为前端有源器件或前端互连层。

15.如权利要求12所述的半导体器件制造方法，其特征在于，所述金属层为铜，并通过PVD方法或者电镀方法进行填充。

16.如权利要求12所述的半导体器件制造方法，其特征在于，所述第一介电层的材料为未掺杂硅玻璃，厚度为7500-8000埃。

17.如权利要求12所述的半导体器件制造方法，其特征在于，所述第二介电层的材料为未掺杂硅玻璃，厚度为30000-35000埃。

18.如权利要求12所述的半导体器件制造方法，其特征在于，所述高应力覆盖层是SiN层。

19.如权利要求12所述的半导体器件制造方法，其特征在于，所述高应力覆盖层的厚度为2500埃～6000埃。

20.如权利要求18所述的半导体器件制造方法，其特征在于，所述高应力覆盖层形成的工艺条件为是流速为15sccm～35sccm的SiN₄，流速为20sccm～100sccm的NH₃，流速为10000sccm～20000sccm的N₂，放电功率为40～60W，本底真空度为4～10torr。