CN214203679U - 铜钨电连接结构 - Google Patents

Abstract

一种铜钨电连接结构，包括：第一阻挡层，位于铜层的表面；缓冲层，位于所述第一阻挡层的表面；第二阻挡层，位于所述缓冲层的表面；其中，钨层形成于所述第二阻挡层的表面。本实用新型可以满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。

Description

铜钨电连接结构

技术领域

本实用新型涉及半导体制造技术领域，尤其涉及一种铜钨电连接结构。

背景技术

随着半导体技术集成度的提高，晶体管尺寸持续缩小，器件内部连线的复杂度进一步提高。考虑到晶圆表面能提供的相对面积随尺寸缩小而减少，致使对金属内部连线的密度和集成度提出了更高的要求。

以当前的多重金属内连线工艺为例，通孔与金属插塞的工艺组合由于其具有较高的积集度与较好的阶梯覆盖性被得以广泛应用。具体地，随着被键合晶圆集成度的提高，硅通孔的尺寸需要随之减小，通孔深宽比需要随之增大。金属插塞可以用于连接上下层金属，以实现金属互连功能。

需要指出的是，在通孔中填充的金属容易向上层金属层或下层金属层扩散，影响导电性能。在现有技术中，可以形成阻挡层阻止金属扩散，然而，现有的阻挡层往往存在与相邻材料的稳定性较差的问题，或者存在生产成本较高的问题。

亟需一种铜钨电连接结构的形成方法，满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。

发明内容

本实用新型解决的技术问题是提供一种铜钨电连接结构，可以满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。

为解决上述技术问题，本实用新型实施例提供一种铜钨电连接结构的形成方法，包括：在铜层的表面形成第一阻挡层；在所述第一阻挡层的表面形成缓冲层；在所述缓冲层的表面形成第二阻挡层；其中，钨层形成于所述第二阻挡层的表面。

可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钽以及氮硅钽；所述缓冲层的材料为钽；所述第二阻挡层的材料选自：氮化钽以及氮硅钽。

可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钛以及氮硅钛；所述缓冲层的材料为钛；所述第二阻挡层的材料选自：氮化钛以及氮硅钛。

可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钨；所述缓冲层的材料为钛和/或钽；所述第二阻挡层的材料选自：氮化钨。

可选的，在铜层的表面形成第一阻挡层之前，所述的铜钨电连接结构的形成方法还包括：采用反应式等离子体清理工艺对所述铜层的表面进行清理。

可选的，所述反应式等离子体清理工艺的工艺参数选自以下一项或多项：工艺温度为30-200℃；工艺腔内的气压为20-60mTorr；控制功率为400-1200W；所述工艺腔内的气体包括氩气、氦气和含氢气体。

可选的，所述铜钨电连接结构用于形成插塞结构，所述插塞结构的一端连接至所述铜层的表面；其中，所述第一阻挡层还形成于所述插塞结构的内部侧壁表面。

可选的，在所述缓冲层的表面形成第二阻挡层的工艺选自：当用于填充所述插塞结构的通孔的深宽比小于预设阈值时，采用物理气相沉积工艺形成所述第二阻挡层；当用于填充所述插塞结构的通孔的深宽比大于等于所述预设阈值时，采用化学气相沉积工艺或原子层沉积工艺形成所述第二阻挡层。

可选的，在铜层的表面形成第一阻挡层之前，所述的铜钨电连接结构的形成方法还包括：提供半导体衬底；形成晶面介质层、铜层以及晶背介质层，其中，所述晶面介质层位于所述半导体衬底的第一表面，所述晶背介质层位于所述半导体衬底的第二表面；形成穿通所述晶面介质层、半导体衬底以及一部分晶背介质层的通孔，所述通孔的底部表面暴露出所述铜层的表面；在所述通孔的内部侧壁表面形成侧壁介质层；其中，所述第一阻挡层还形成于所述侧壁介质层的表面。

为解决上述技术问题，本实用新型实施例提供一种铜钨电连接结构，包括：第一阻挡层，位于铜层的表面；缓冲层，位于所述第一阻挡层的表面；第二阻挡层，位于所述缓冲层的表面；其中，钨层形成于所述第二阻挡层的表面。

可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钽以及氮硅钽；所述缓冲层的材料为钽；所述第二阻挡层的材料选自：氮化钽以及氮硅钽。

可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钛以及氮硅钛；所述缓冲层的材料为钛；所述第二阻挡层的材料选自：氮化钛以及氮硅钛。

可选的，满足以下一项或多项：所述第一阻挡层的材料选自：氮化钨；所述缓冲层的材料为钛和/或钽；所述第二阻挡层的材料选自：氮化钨。

可选的，所述铜钨电连接结构用于形成插塞结构，所述插塞结构的一端连接至所述铜层的表面；其中，所述第一阻挡层位于所述插塞结构的内部侧壁表面。

可选的，所述第二阻挡层的形成工艺选自：当用于填充所述插塞结构的通孔的深宽比小于预设阈值时，所述第二阻挡层的形成工艺为物理气相沉积工艺；当用于填充所述插塞结构的通孔的深宽比大于等于所述预设阈值时，所述第二阻挡层的形成工艺为化学气相沉积工艺或原子层沉积工艺。

可选的，所述铜钨电连接结构还包括：半导体衬底；晶面介质层、铜层以及晶背介质层，其中，所述晶面介质层位于所述半导体衬底的第一表面，所述晶背介质层位于所述半导体衬底的第二表面；通孔，穿通所述晶面介质层、半导体衬底以及一部分晶背介质层，所述通孔的底部表面暴露出所述铜层的表面；侧壁介质层，位于所述通孔的内部侧壁表面；其中，所述第一阻挡层还形成于所述侧壁介质层的表面。

与现有技术相比，本实用新型实施例的技术方案具有以下有益效果：

在本实用新型实施例中，通过依次设置第一阻挡层、缓冲层、第二阻挡层作为铜钨之间的电连接结构，可以利用第一阻挡层和第二阻挡层阻止金属扩散，并且利用缓冲层，为第一阻挡层以及第二阻挡层提供良好的接触面，提高整个结构的稳定性和可靠性，满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。

进一步，在本实用新型实施例中，所述第一阻挡层的材料选自：氮化钽以及氮硅钽(TaSiN)；所述缓冲层的材料为钽；所述第二阻挡层的材料选自：氮化钽以及氮硅钽。由于氮化钽以及氮硅钽对铜扩散具有较好的阻挡性，并且自身与铜之间具有较好的粘附性，可以在实现与金属铜接触良好的同时，降低接触电阻，相比于现有技术中采用额外的粘附材料形成阻挡层与金属层之间的粘附层，采用本实用新型实施例的技术方案，可以阻止金属铜扩散、降低生产成本。采用钽作为缓冲层，可以起到均衡上下层材料的应力、吸收应力的作用，还能为第二阻挡层提供良好的接触面，有助于提高整个结构的稳定性和可靠性。由于氮化钽以及氮硅钽对钨扩散也具有较好的阻挡性，并且与钨之间的接触电阻较低，可以阻止金属钨扩散。并且氮化钽具有较低的电阻温度系数，随着温度变化其带来的阻值变化较小，另外金属钨在氮化钽上沉积不受其表面粗糙度影响，金属钨的厚度一致性较好。

进一步，在本实用新型实施例中，所述第一阻挡层的材料选自：氮化钛以及氮硅钛；所述缓冲层的材料为钛；所述第二阻挡层的材料选自：氮化钛以及氮硅钛。氮化钛以及氮硅钛对铜扩散和钨扩散均具有较好的阻挡性，且氮化钛的电阻较小，例如在同样厚度情况下比氮化钽的电阻更小，有助于提高器件的电学性能。相比于现有技术中采用单层氮化钛阻挡铜扩散和钨扩散，可能会由于应力带来脱落断裂等问题，采用本实用新型实施例的方案，在氮化钛之间增加缓冲层，可以起到均衡上下层材料的应力、吸收应力的作用，还能提高整个结构的稳定性和可靠性。

进一步，在本实用新型实施例中，所述第一阻挡层的材料选自：氮化钨；所述缓冲层的材料为钛和/或钽；所述第二阻挡层的材料选自：氮化钨。氮化钨对铜扩散和钨扩散均具有较好的阻挡性，在厚度较小时其阻挡能力甚至大于氮化钽和氮化钛，当所述铜钨电连接结构用于形成插塞结构时，如果用于填充所述插塞结构的通孔的尺寸较小(例如小于600nm)时，由于设置有阻挡层和缓冲层，会显著减小实际通孔尺寸，影响通孔阻值，此时通过采用原子层沉积工艺形成氮化钨薄层，有助于同时满足通孔尺寸和阻挡需求。并且在氮化钨之间增加缓冲层，可以起到均衡上下层材料的应力、吸收应力的作用，还能提高整个结构的稳定性和可靠性。

进一步，在所述缓冲层的表面形成第二阻挡层的工艺选自：当用于填充所述插塞结构的通孔的深宽比小于预设阈值(例如填充孔的深宽比小于1:3)时，采用物理气相沉积工艺形成所述第二阻挡层，第二阻挡层优先选择物理气相沉积，此种情况下整个工艺流程更简单，氮化钽、钽、氮化钽整个工艺可以在一个反应腔中完成，不会由于破真空带来一些金属表面氧化带来接触电阻变大以及可靠性等问题；当用于填充所述插塞结构的通孔的深宽比大于等于所述预设阈值(例如填充孔的深宽比大于等于1:3)时，采用化学气相沉积工艺或原子层沉积工艺形成所述第二阻挡层，这两种方法具有更好的阶梯覆盖性。原子层沉积可以沉积较薄的厚度，可以有效降低接触电阻。

进一步，可以形成穿通所述晶面介质层、半导体衬底以及一部分晶背介质层的通孔，所述通孔的底部表面暴露出所述铜层的表面，在所述通孔的内部侧壁表面形成侧壁介质层，所述第一阻挡层除了形成于铜层的表面，还形成于所述侧壁介质层的表面，从而使得所述铜钨电连接结构形成填充于硅通孔的插塞结构，提高插塞结构的电学性能。

附图说明

图1是本实用新型实施例中一种铜钨电连接结构的形成方法的流程图；

图2是本实用新型实施例中一种铜钨电连接结构的剖面结构示意图；

图3至图5是本实用新型实施例中一种铜钨电连接结构的形成方法中各步骤对应的器件剖面结构示意图。

具体实施方式

如前所述，在通孔中填充的金属容易向上层金属层或下层金属层扩散，影响导电性能。

本实用新型的发明人经过研究发现，在现有技术中，可以形成阻挡层阻止金属扩散，然而，现有的阻挡层往往存在与相邻材料(如通孔中填充的金属、上层金属层或下层金属层)的稳定性较差的问题，例如采用单层阻挡层导致应力过大。还可能存在生产成本较高的问题，例如采用额外的粘附材料形成阻挡层与金属层之间的粘附层，导致生产成本增加。

在本实用新型实施例中，通过依次设置第一阻挡层、缓冲层、第二阻挡层作为铜钨之间的电连接结构，可以利用第一阻挡层和第二阻挡层阻止金属扩散，并且利用缓冲层，为第一阻挡层以及第二阻挡层提供良好的接触面，提高整个结构的稳定性和可靠性，满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。

为使本实用新型的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细的说明。

参照图1，图1是本实用新型实施例中一种铜钨电连接结构的形成方法的流程图。所述铜钨电连接结构的形成方法可以包括步骤S11至步骤S13：

步骤S11：在铜层的表面形成第一阻挡层；

步骤S12：在所述第一阻挡层的表面形成缓冲层；

步骤S13：在所述缓冲层的表面形成第二阻挡层，其中，钨层形成于所述第二阻挡层的表面。

下面结合图2对上述各个步骤进行说明。

参照图2，图2是本实用新型实施例中一种铜钨电连接结构的剖面结构示意图。

具体地，铜钨电连接结构可以包括第一阻挡层102、缓冲层103以及第二阻挡层105。

其中，所述第一阻挡层102可以形成在铜层101的表面，并且在所述第一阻挡层102的表面形成缓冲层103，在所述缓冲层103的表面形成第二阻挡层104，在所述第二阻挡层104的表面形成钨层105。

进一步地，所述第一阻挡层102对铜扩散具有阻挡能力，从而实现阻挡铜扩散的功能。

进一步地，所述第一阻挡层102与铜之间的粘附力大于等于第一预设粘附力阈值。

在本实用新型实施例中，通过设置第一阻挡层102与铜之间具有较好的粘附性，可以在实现与金属铜的接触良好，相比于现有技术中采用额外的粘附材料形成阻挡层与金属层之间的粘附层，采用本实用新型实施例的技术方案，可以阻止金属铜扩散、降低生产成本。

进一步地，所述缓冲层103的应力可以小于预设应力范围。

在本实用新型实施例中，通过设置所述缓冲层103的应力小于预设应力范围，可以起到均衡上下层材料的应力、吸收应力的作用，还能为第二阻挡层104提供良好的接触面，有助于提高整个结构的稳定性和可靠性。

进一步地，所述第二阻挡层104对钨扩散具有阻挡能力，从而实现阻挡钨扩散的功能。

进一步地，所述第二阻挡层104与钨之间的粘附力大于等于第二预设粘附力阈值。

在本实用新型实施例中，通过设置第二阻挡层104与钨之间具有较好的粘附性，可以在实现与金属钨的接触良好，相比于现有技术中采用额外的粘附材料形成阻挡层与金属层之间的粘附层，采用本实用新型实施例的技术方案，可以阻止金属钨扩散、降低生产成本。

在本实用新型实施例的第一种具体实施方式中，可以设置所述第一阻挡层102的材料选自：氮化钽以及氮硅钽；所述缓冲层103的材料为钽；所述第二阻挡层104的材料选自：氮化钽以及氮硅钽。

在本实用新型实施例中，由于氮化钽以及氮硅钽(TaSiN)对铜扩散具有较好的阻挡性，并且自身与铜之间具有较好的粘附性，可以在实现与金属铜接触良好的同时，降低接触电阻，相比于现有技术中采用额外的粘附材料形成阻挡层与金属层之间的粘附层，采用本实用新型实施例的技术方案，可以阻止金属铜扩散、降低生产成本。采用钽作为缓冲层103，可以起到均衡上下层材料的应力、吸收应力的作用，还能为第二阻挡层提供良好的接触面，有助于提高整个结构的稳定性和可靠性。由于氮化钽以及氮硅钽对钨扩散也具有较好的阻挡性，并且与钨之间的接触电阻较低，可以阻止金属钨扩散。并且氮化钽具有较低的电阻温度系数，随着温度变化其带来的阻值变化较小，另外金属钨在氮化钽上沉积不受其表面粗糙度影响，金属钨的厚度一致性较好。

在本实用新型实施例的第二种具体实施方式中，可以设置所述第一阻挡层102的材料选自：氮化钛以及氮硅钛；所述缓冲层103的材料为钛；所述第二阻挡层104的材料选自：氮化钛以及氮硅钛。

在本实用新型实施例中，所述第一阻挡层102的材料选自：氮化钛以及氮硅钛；所述缓冲层的材料为钛；所述第二阻挡层104的材料选自：氮化钛以及氮硅钛。氮化钛以及氮硅钛对铜扩散和钨扩散均具有较好的阻挡性，且氮化钛的电阻较小，例如在同样厚度情况下比氮化钽的电阻更小，有助于提高器件的电学性能。相比于现有技术中采用单层氮化钛阻挡铜扩散和钨扩散，可能会由于应力带来脱落断裂等问题(例如单层氮化钛的厚度超过300A时可能发生)，采用本实用新型实施例的方案，在氮化钛之间增加缓冲层103，可以起到均衡上下层材料的应力、吸收应力的作用，还能提高整个结构的稳定性和可靠性。

在本实用新型实施例的第三种具体实施方式中，可以设置所述第一阻挡层102的材料选自：氮化钨；所述缓冲层103的材料为钛和/或钽；所述第二阻挡层104的材料选自：氮化钨。

在本实用新型实施例中，所述第一阻挡层102的材料选自：氮化钨；所述缓冲层的材料为钛和/或钽；所述第二阻挡层104的材料选自：氮化钨。氮化钨对铜扩散和钨扩散均具有较好的阻挡性，在厚度较小时其阻挡能力甚至大于氮化钽和氮化钛，当所述铜钨电连接结构用于形成插塞结构时，如果用于填充所述插塞结构的通孔的尺寸较小(例如小于600nm)时，由于设置有阻挡层和缓冲层103，会显著减小实际通孔尺寸，影响通孔阻值，此时通过采用原子层沉积工艺形成氮化钨薄层，有助于同时满足通孔尺寸和阻挡需求(如厚度为40-100A氮化钨薄层即有机会满足半导体器件的需求)。并且在氮化钨之间增加缓冲层103，可以起到均衡上下层材料的应力、吸收应力的作用，还能提高整个结构的稳定性和可靠性。

进一步地，在铜层的表面形成第一阻挡层之前，所述的铜钨电连接结构的形成方法还可以包括：采用反应式等离子体清理工艺对所述铜层的表面进行清理。

进一步地，所述反应式等离子体清理工艺的工艺参数可以选自以下一项或多项：工艺温度为30-200℃；工艺腔内的气压为20-60mTorr；控制功率为400-1200W；所述工艺腔内的气体包括氩气、氦气和含氢气体。

具体地，可以在反应腔室内通入大量惰性气体(例如包括氩气、氦气)，使晶圆表面温度升高到30-200℃附近，此时继续通入惰性气体(例如包括氩气、氦气)和含氢气体的混合气体，腔体气压保持在20-60mTorr附近，控制功率大约为400-1200W。

在本实用新型实施例中，通过采用反应式等离子体清理工艺可以用于对所述铜层的表面进行清洁(Clean)，去除金属氧化物，降低接触电阻，增加绝缘膜致密度，为缓和层以及第二阻挡层提供良好的接触表面。

在本实用新型实施例中，通过依次设置第一阻挡层102、缓冲层103、第二阻挡层104作为铜钨之间的电连接结构，可以利用第一阻挡层102和第二阻挡层104阻止金属扩散，并且利用缓冲层，为第一阻挡层102以及第二阻挡层104提供良好的接触面，提高整个结构的稳定性和可靠性，满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。

在本实用新型实施例的另一种铜钨电连接结构中，所述铜钨电连接结构可以用于形成插塞结构。

参照图3至图5，图3至图5是本实用新型实施例中一种铜钨电连接结构的形成方法中各步骤对应的器件剖面结构示意图。

参照图3，提供半导体衬底200，形成晶面介质层212、铜层220以及晶背介质层211，其中，所述晶面介质层212位于所述半导体衬底200的第一表面，所述晶背介质层211位于所述半导体衬底200的第二表面。其中，所述晶背介质层211的表面可以键合承载晶圆(Carrier Wafer)201。

具体地，所述半导体衬底200可以为硅衬底，或者所述半导体衬底200的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等适当的应用于图像传感器的材料，所述半导体衬底200还可以为绝缘体表面的硅衬底或者绝缘体表面的锗衬底，或者是生长有外延层(Epitaxy layer，Epi layer)的衬底。形成穿通所述晶面介质层212、半导体衬底200以及一部分晶背介质层211的通孔，所述通孔的底部表面暴露出所述铜层220的表面。

进一步地，在形成穿通所述晶面介质层212、半导体衬底200以及一部分晶背介质层211的通孔之前，还可以包括：提供载片(Carrier Wafer)，将所述载片的正面与所述半导体衬底200的正面(包含晶背介质层211以及铜层220)进行键合，然后对键合后的器件进行翻转，自半导体衬底200的背面进行减薄处理。

需要指出的是，形成穿通所述晶面介质层212、半导体衬底200以及一部分晶背介质层211的通孔的步骤也是自半导体衬底200的背面进行的。如图3示出的晶面介质层212位于所述半导体衬底200的背面。

可以理解的是，在本实用新型实施例的一种具体实施方式中，形成晶面介质层212、铜层220以及晶背介质层211可以是先形成晶背介质层211，然后在晶背介质层211内形成铜层220，然后将载片与半导体衬底200进行键合，翻转后形成晶面介质层212。然而在本实用新型实施例中，还可以采用其他工艺顺序形成晶面介质层212、铜层220以及晶背介质层211，并且对于具体的工艺参数不做限制。

形成穿通所述晶面介质层212、半导体衬底200以及一部分晶背介质层211的通孔，在所述通孔的内部侧壁表面形成侧壁介质层230的步骤可以包括：采用刻蚀工艺，形成穿通所述晶面介质层212、半导体衬底200以及一部分晶背介质层211的初始通孔(图未示)，所述初始通孔的底部表面与铜层220的表面之间具有预设间距；在所述半导体衬底200的背面以及所述初始通孔的底部及侧壁表面形成保护介质层(图未示)，所述保护介质层用于保护所述初始通孔的侧壁表面；对所述初始通孔进行刻蚀，以得到所述通孔。

其中，所述通孔的底部表面暴露出所述铜层220的表面，刻蚀后剩余的保护介质层为在所述通孔的内部侧壁表面形成的侧壁介质层230。其中，所述晶面介质层212以及晶背介质层211的材料可以选自氧化硅、氮化硅，所述晶面介质层212以及晶背介质层211还可以为氧化硅和氮化硅的叠层，以减轻器件应力。

在本实用新型实施例中，可以形成穿通所述晶面介质层212、半导体衬底200以及一部分晶背介质层211的通孔，所述通孔的底部表面暴露出所述铜层220的表面，在所述通孔的内部侧壁表面形成侧壁介质层230，所述第一阻挡层240除了形成于铜层220的表面，还形成于所述侧壁介质层230的表面，从而使得所述铜钨电连接结构形成填充于硅通孔的插塞结构，提高插塞结构的电学性能。

参照图4，在所述通孔的内部侧壁表面形成侧壁介质层230，在所述侧壁介质层230的表面形成第一阻挡层240，在所述第一阻挡层240的表面形成缓冲层250，在所述缓冲层250的表面形成第二阻挡层260。

可以理解的是，所述第一阻挡层240不仅形成在侧壁介质层230的表面，还形成在所述铜层220的表面。

在图3至图5示出的铜钨电连接结构中，第一阻挡层240、缓冲层250以及第二阻挡层260用于形成插塞结构，所述插塞结构的一端连接至所述铜层220的表面，另一端连接至所述钨层270的表面。

其中，所述插塞结构还可以包括侧壁介质层230，所述第一阻挡层240还形成于所述插塞结构的内部侧壁表面，也即形成于所述侧壁介质层230的表面。

进一步地，在所述缓冲层250的表面形成第二阻挡层260的工艺可以选自：当用于填充所述插塞结构的通孔的深宽比小于预设阈值时，采用物理气相沉积工艺形成所述第二阻挡层；当用于填充所述插塞结构的通孔的深宽比大于等于所述预设阈值时，采用化学气相沉积工艺或原子层沉积工艺形成所述第二阻挡层。

在本实用新型实施例中，设置在所述缓冲层的表面形成第二阻挡层260的工艺选自：当用于填充所述插塞结构的通孔的深宽比小于预设阈值(例如填充孔的深宽比小于1:3)时，可以采用物理气相沉积工艺形成所述第二阻挡层，第二阻挡层优先选择物理气相沉积，此种情况下整个工艺流程更简单，氮化钽、钽、氮化钽整个工艺可以在一个反应腔中完成，不会由于破真空带来一些金属表面氧化带来接触电阻变大以及可靠性等问题。

在本实用新型实施例的一种具体应用中，此种情况的第二阻挡层260的薄膜厚度可以大于100A-300A。

在本实用新型实施例中，当用于填充所述插塞结构的通孔的深宽比大于等于所述预设阈值(例如填充孔的深宽比大于等于1:3)时，采用化学气相沉积工艺或原子层沉积工艺形成所述第二阻挡层，这两种方法具有更好的阶梯覆盖性。原子层沉积可以沉积较薄的厚度，可以有效降低接触电阻

在本实用新型实施例的一种具体应用中，此种情况的第二阻挡层260的厚度可以为10A-150A。

有关第一阻挡层240、缓冲层250以及第二阻挡层260的更多内容，请参照前文以及图1至图2的相关描述，此处不再赘述。

参照图5，在所述第二阻挡层260的表面形成钨层270，以利用第二阻挡层260阻止钨金属扩散。

在本实用新型实施例中，还公开了一种铜钨电连接结构，参照图5，所述铜钨电连接结构可以包括：第一阻挡层240，位于铜层220的表面；缓冲层250，位于所述第一阻挡层240的表面；第二阻挡层240，位于所述缓冲层250的表面；其中，钨层270形成于所述第二阻挡层240的表面。

进一步地，可以满足以下一项或多项：所述第一阻挡层240的材料选自：氮化钽以及氮硅钽；所述缓冲层250的材料为钽；所述第二阻挡层260的材料选自：氮化钽以及氮硅钽。

进一步地，可以满足以下一项或多项：所述第一阻挡层240的材料选自：氮化钛以及氮硅钛；所述缓冲层250的材料为钛；所述第二阻挡层260的材料选自：氮化钛以及氮硅钛。

进一步地，可以满足以下一项或多项：所述第一阻挡层240的材料选自：氮化钨；所述缓冲层250的材料为钛和/或钽；所述第二阻挡层260的材料选自：氮化钨。

进一步地，所述铜钨电连接结构用于形成插塞结构，所述插塞结构的一端连接至所述铜层220的表面；其中，所述第一阻挡层240位于所述插塞结构的内部侧壁表面。

进一步地，所述第二阻挡层260的形成工艺选自：当用于填充所述插塞结构的通孔的深宽比小于预设阈值时，所述第二阻挡层260的形成工艺为物理气相沉积工艺；当用于填充所述插塞结构的通孔的深宽比大于等于所述预设阈值时，所述第二阻挡层260的形成工艺为化学气相沉积工艺或原子层沉积工艺。

进一步地，所述铜钨电连接结构还包括：半导体衬底200；晶面介质层212、铜层220以及晶背介质层211，其中，所述晶面介质层212位于所述半导体衬底200的第一表面，所述晶背介质层211位于所述半导体衬底200的第二表面；通孔，穿通所述晶面介质层212、半导体衬底以及一部分晶背介质层211，所述通孔的底部表面暴露出所述铜层220的表面；侧壁介质层230，位于所述通孔的内部侧壁表面；其中，所述第一阻挡层240还形成于所述侧壁介质层230的表面。

在本实用新型实施例中，通过依次设置第一阻挡层240、缓冲层250、第二阻挡层260作为铜钨之间的电连接结构，可以利用第一阻挡层240和第二阻挡层260阻止金属扩散，并且利用缓冲层，为第一阻挡层240以及第二阻挡层260提供良好的接触面，提高整个结构的稳定性和可靠性，满足阻止金属扩散、提高器件稳定性、降低生产成本等多种需求。

关于该铜钨电连接结构的原理、具体实现和有益效果请参照前文描述的关于铜钨电连接结构的形成方法的相关描述，此处不再赘述。

虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种铜钨电连接结构，其特征在于，包括：

第一阻挡层，位于铜层的表面；

缓冲层，位于所述第一阻挡层的表面；

第二阻挡层，位于所述缓冲层的表面；

其中，钨层形成于所述第二阻挡层的表面。

2.根据权利要求1所述的铜钨电连接结构，其特征在于，满足以下一项或多项：

所述第一阻挡层的材料选自：氮化钽或氮硅钽；

所述缓冲层的材料为钽；

所述第二阻挡层的材料选自：氮化钽或氮硅钽。

3.根据权利要求1所述的铜钨电连接结构，其特征在于，满足以下一项或多项：

所述第一阻挡层的材料选自：氮化钛或氮硅钛；

所述缓冲层的材料为钛；

所述第二阻挡层的材料选自：氮化钛或氮硅钛。

4.根据权利要求1所述的铜钨电连接结构，其特征在于，满足以下一项或多项：

所述第一阻挡层的材料选自：氮化钨；

所述缓冲层的材料为钛或钽；

所述第二阻挡层的材料选自：氮化钨。

5.根据权利要求1所述的铜钨电连接结构，其特征在于，所述铜钨电连接结构用于形成插塞结构，所述插塞结构的一端连接至所述铜层的表面；

其中，所述第一阻挡层位于所述插塞结构的内部侧壁表面。

6.根据权利要求5所述的铜钨电连接结构，其特征在于，所述第二阻挡层的形成工艺选自：

当用于填充所述插塞结构的通孔的深宽比小于预设阈值时，所述第二阻挡层的形成工艺为物理气相沉积工艺；

当用于填充所述插塞结构的通孔的深宽比大于等于所述预设阈值时，所述第二阻挡层的形成工艺为化学气相沉积工艺或原子层沉积工艺。

7.根据权利要求1所述的铜钨电连接结构，其特征在于，所述铜钨电连接结构还包括：

半导体衬底；

晶面介质层、铜层以及晶背介质层，其中，所述晶面介质层位于所述半导体衬底的第一表面，所述晶背介质层位于所述半导体衬底的第二表面；

通孔，穿通所述晶面介质层、半导体衬底以及一部分晶背介质层，所述通孔的底部表面暴露出所述铜层的表面；

侧壁介质层，位于所述通孔的内部侧壁表面；

其中，所述第一阻挡层还形成于所述侧壁介质层的表面。

Images