KR20070003022A - 비정질탄소층을 구비한 반도체소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 저유전상수값을 갖는 절연물질과 금속물질간의 계면접착 특성을 향상시킬 수 있는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 콘택홀을 갖는 금속간절연막을 형성하는 단계, 상기 콘택홀이 형성된 금속간절연막 상에 비정질탄소층을 형성하는 단계, 상기 비정질탄소층 상에 배리어메탈을 형성하는 단계, 상기 배리어메탈 상에 상기 콘택홀을 채우는 금속물질을 형성하는 단계, 및 상기 금속물질, 배리어메탈 및 비정질탄소층을 상기 콘택홀 내부에만 잔류시키는 단계를 포함하고, 이와 같은 본 발명은 금속물질과 금속간절연막 사이에 비정질탄소층으로 된 계면안정층을 삽입하므로써 금속간절연막과 금속물질간의 계면접착력을 향상시킬 수 있는 효과가 있으며, 또한, 본 발명은 금속물질과 금속간절연막 사이에 계면중간층을 삽입하므로써 저항을 감소시킬 수 있는 효과가 있다.
비정질탄소층, 배리어메탈, 계면접착력, 저항, 중간층
Description
도 1은 종래기술에 따른 비정질 SiOC:H가 금속간절연막으로 사용된 반도체소자의 구조를 도시한 도면,
도 2는 본 발명의 제1실시예에 따른 반도체소자의 구조를 도시한 도면,
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 제2실시예에 따른 반도체소자의 구조를 도시한 도면,
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부 금속배선 22 : 제1금속간절연막
24 : 비정질탄소층 24a : 중간층
26a : 플러그 24 : 비정질탄소층
25 : 배리어메탈 27 : 상부 금속배선
28 : 제2금속간절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 금속간절연막(Inter Metal Dielectric)과 금속배선간의 계면접착력을 향상시킨 반도체소자의 제조 방법에 관한 것이다.
반도체소자의 집적도가 커지고 고속소자에 대한 요구가 커짐에 따라 일반적인 금속배선 공정 물질인 알루미늄배선에서 저항이 더 낮은 구리배선으로의 응용이 점차 늘어가는 추세이다. 이에 따라 좁아진 배선간의 캐패시터화에 따른 RC 타임딜레이(time delay)로 인하여 소자 측면에서 특성저하가 불가피하게 발생하였다.
이에 대한 개선방안으로 저유전상수값을 갖는 물질에 의한 금속간절연막(IMD)과 층간절연막(Inter Layer Dielectric)을 대체하고자 하는 연구가 폭넓게 진행되고 있다. 그 중에서도 비정질 SiOC:H가 선택되었고, 이 물질의 반도체 제조 공정에서의 접목이 활발히 연구되고 있다.
도 1은 종래기술에 따른 비정질 SiOC:H가 금속간절연막으로 사용된 반도체소자의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 하부 금속배선(11) 상에 제1금속간절연막(12)이 형성되고, 제1금속간절연막(12)이 제공하는 콘택홀(13)의 바닥과 측벽에 배리어메 탈(14)이 형성되고, 배리어메탈(14) 상에 콘택홀(13)을 채우는 플러그(15)가 형성된다. 그리고, 플러그(15) 상부에 플러그(15)를 통해 하부 금속배선(11)과 연결되는 상부 금속배선(16)이 형성되고, 상부 금속배선(16) 상에 제2금속간절연막(17)이 형성된다.
도 1에서, 금속간절연막(IMD)인 제1 및 제2금속간절연막(12, 17)은 비정질 SiOC:H로 형성한다.
종래기수에서, 비정질 SiOC:H는 실리콘산화막이 실리콘의 산화라는 간단한 원리에서 출발하여 다양한 응용이 가능한 것과 달리, 수소에 의한 미세 기공체(Micro pore)를 형성하여 낮은 유전상수값을 유지하고자 하는 목적에 부합되게 제조되어진다.
따라서, 그 특성치를 유지하기 위해 쉽게 물질의 고유한 특성이나 공정을 바꿀수 없다는 어려움이 있다.
이러한 비정질 SiOC:H 물질의 미세구조적 특징은 앞서 기술한 바와 같이 HAS(Hydrogenated Amorphous Silicon) 계열이라는 점과 이에 따라 막을 형성하고 있는 다량의 실리콘(Si), 탄소(C) 및 산소(O)가 수소(H)와 결합하고 있다.
수소결합은 Si-H, C-H, O-H 결합으로 종결되는 수소종결결합(Hydrogen terminated bond)을 형성하여 미세 기공들(pore)이 만들어지고 이 미세 기공들에 의해 낮은 유전상수값을 얻을 수 있다.
그러나, 이러한 수소종결결합이 표면에 존재할 때는 다른 물질들이 그 수소결합을 깨뜨리고 새로운 결합을 이뤄야 한다는 어려움이 있게 되고, 이에 따라 계 면접착력이 떨어지게 되며, 특히 금속물질과의 결합특성이 저하된다.
위와 같은 문제점은 SiOC:H에 국한되지 않고, 저유전상수값을 갖는 절연물질을 층간절연막이나 금속간절연막으로 사용하는 모든 경우에 금속물질과의 계면접착력 저하가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 저유전상수값을 갖는 절연물질과 금속물질간의 계면접착 특성을 향상시킬 수 있는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 콘택홀을 제공하며 적어도 탄소가 함유된 금속간절연막, 상기 콘택홀에 매립된 금속물질, 상기 콘택홀의 상기 금속물질과 상기 금속간절연막의 계면에 위치하는 비정질탄소층을 포함하는 것을 특징으로 하며, 상기 비정질탄소층과 상기 금속물질 사이에 형성된 배리어메탈, 및 상기 배리어메탈과 상기 비정질탄소층 사이의 중간층을 더 포함하는 것을 특징으로 하고, 상기 배리어메탈은 티타늄, 니켈, 텅스텐 또는 코발트 중에서 선택되는 전기저항치가 낮은 금속인 것을 특징으로 하며, 상기 중간층은 TiC, NiC, WC 또는 CoC 중에서 선택되는 것을 특징으로 하고, 상기 비정질탄소층은 불순물이 도핑되지 않은 비정질탄소층인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 콘택홀을 갖는 금속간절연막을 형성하는 단계, 상기 콘택홀이 형성된 금속간절연막 상에 비정질탄소층을 형성하는 단계, 상기 비정질탄소층 상에 배리어메탈을 형성하는 단계, 상기 배리어메탈 상에 상기 콘택홀을 채우는 금속물질을 형성하는 단계, 및 상기 금속물질, 배리어메탈 및 비정질탄소층을 상기 콘택홀 내부에만 잔류시키는 단계를 포함하는 것을 특징으로 하며, 상기 배리어메탈을 형성하는 단계후에 상기 배리어메탈과 상기 비정질탄소층의 반응을 유도하여 상기 배리어메탈과 상기 비정질탄소층 사이에 중간층을 형성하는 활성화공정을 진행하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 반도체소자의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, 하부 금속배선(21), 하부 금속배선(21) 상부를 덮는 제1금속간절연막(22), 제1금속간절연막(22)을 관통하여 하부 금속배선(21) 표면을 개방시키는 콘택홀(23), 콘택홀(23)에 매립되는 플러그(26a), 콘택홀(23) 내에서 플러그(26a)와 제1금속간절연막(22) 사이의 계면에 위치하는 비정질탄소층(24), 플러그(26a)와 비정질탄소층(24) 사이에 위치하는 배리어메탈(25), 플러그(26a)를 통해 하부 금속배선(21)과 연결되는 제1금속간절연막(22) 상의 상부 금속배선(27) 및 상부 금속배선(27)을 덮는 제2금속간절연막(28)을 포함한다.
도 2에서, 플러그(26a)와 제1금속간절연막(22) 사이에 위치하는 비정질탄소층(24)은 전기저항치를 유지하기 위해 어떠한 불순물도 도핑되지 않은 것이고, 배리어메탈(25)은 티타늄, 니켈, 텅스텐 또는 코발트 중에서 선택되는 전기저항치가 낮은 금속이며, 비정질탄소층(24)과 배리어메탈(25) 사이에 중간층(24a)이 위치하는데, 중간층(24a)은 계면접착력증대 및 저항감소 효과를 위한 것으로서, TiC, NiC, WC 또는 CoC 중에서 선택된다.
그리고, 플러그(26a)는 텅스텐, 티타늄, 티타늄나이트라이드, 니켈 또는 코발트 중에서 선택되는 저항이 낮은 금속물질이다.
도 2에 따르면, 다층 금속배선 제조 공정시, 하부 금속배선(21)과 상부 금속배선(27)을 연결하기 위한 플러그(26a)를 콘택홀(23) 내에 형성할 때, 플러그(26a)와 제1금속간절연막(22)간 계면접착력을 향상시키기 위해 비정질탄소층(24)을 형성하고, 계면접착력 증대 및 저항 감소를 위해 계면중간층(24a)을 형성해주고 있다.
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 하부 금속배선(21)을 형성한 후, 하부 금속배선(21) 상에 제1금속간절연막(22)을 형성한다. 여기서, 하부 금속배선(21)은 알루미늄배선 또는 구리 배선으로 형성하며, 제1금속간절연막(22)은 저유전상수값을 갖는 비정질절연막으로 형성한다. 예컨대, 제1금속간절연막(22)은 다량의 실리콘, 카본 및 산소가 수소와 결합된 비정질 SiOC:H으로 형성한다.
이어서, 제1금속간절연막(22)을 식각하여 하부 금속배선(21)의 표면을 개방 시키는 콘택홀(23)을 형성한다.
도 3b에 도시된 바와 같이, 콘택홀(23)이 형성된 제1금속간절연막(22)의 표면 상에 비정질탄소층(24)을 형성한다. 이때, 비정질탄소층(24)은 후속 금속물질인 플러그와 제1금속간절연막(22)의 계면접착력을 증대시키기 위해 도입한 것으로서, 10Å∼200Å의 두께로 형성한다.
바람직하게, 비정질탄소층(24)은 전기저항치를 유지하기 위해 어떠한 도핑도 진행하지 않는다. 그리고, 비정질탄소층(24)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 또는 PVD(Physical Vapor Deposition) 중에서 선택된 증착장비를 이용하여 700℃를 넘지 않는 온도에서 증착한다.
이어서, 비정질탄소층(24) 상에 배리어메탈(25)을 형성한다. 이때, 배리어메탈(25)은 금속물질과 제1금속간절연막(22)의 상호확산을 방지하기 위한 확산배리어로서, 배리어메탈(25)은 티타늄, 니켈, 텅스텐 또는 코발트 중에서 선택되는 전기저항치가 낮은 금속을 사용한다.
한편, 계면접착력을 더욱 증대시키고 플러그의 저항을 감소시킬 목적으로 비정질탄소층(24)과 배리어메탈(25)간의 계면반응을 유도하여 중간층(24a)을 형성할 수도 있다.
이때, 중간층(24a)은 열(Thermal), 플라즈마(Plasma) 또는 광(Light)을 이용한 활성화(Activation) 공정을 진행하므로써 비정질탄소층(24)과 배리어메탈(25)간 의 계면반응을 유도하여 저항이 낮은 물질로 상변화시킨다. 예컨대, 배리어메탈(25)이 티타늄인 경우, 위와 같은 활성화공정을 통해 비정질탄소층(24)과 배리어메탈(25) 사이에 중간층(24a)인 TiC가 형성된다.
여기서, TiC는 저항치가 수 mΩ으로 매우 낮아 플러그의 저항을 감소시키는 효과를 얻고, 비정질탄소층과 티타늄간의 활성화에너지 이상의 열이나 플라즈마 또는 원구체에 따라 쉽게 TiC로 전환이 가능하기 때문에 공정의 단순화 효과도 얻을 수 있다. 또한 TiC는 그 자체로 배선역할을 수행할 수 있고, 후속 배선 공정을 위한 금속물질의 막과의 결합특성도 우수하다.
따라서, 중간층(24a)은 배리어메탈(25)이 티타늄, 니켈, 텅스텐 또는 코발트 중에서 선택되는 전기저항치가 낮은 금속을 사용한하는 경우에, TiC, NiC, WC 또는 CoC 중에서 선택된다.
이어서, 배리어메탈(25) 상에 콘택홀(23)을 채울때까지 전면에 텅스텐층(26)을 형성한다. 여기서, 텅스텐층(26)은 콘택홀(23)에 매립되는 플러그 물질로서, 플러그 물질로는 텅스텐 외에 티타늄, 티타늄나이트라이드, 니켈 또는 코발트 중에서 선택되는 저항이 낮은 금속물질로 형성한다.
도 3c에 도시된 바와 같이, 텅스텐 에치백 공정 또는 CMP(Chemical Mechanical Polishing)을 진행하여 텅스텐층으로 되는 플러그(26a)를 형성한다. 이때, 플러그(26a)는 콘택홀(23)에 매립되는 구조로서, 콘택홀(23) 내에서 플러그(26a)와 제1금속간절연막(22) 사이에는 배리어메탈(25), 중간층(24a) 및 비정질탄소층(24)이 존재하게 된다.
도 3d에 도시된 바와 같이, 플러그(26a)를 포함한 제1금속간절연막(22) 상에 증착 및 식각을 통해 상부 금속배선(27)을 형성한 후, 상부 금속배선(27) 상에 제2금속간절연막(28)을 형성한다. 여기서, 상부 금속배선(27)은 알루미늄배선 또는 구리 배선으로 형성한다.
전술한 제1실시예에 따르면, 다층 금속배선 제조 공정시, 하부 금속배선(21)과 상부 금속배선(27)을 연결하기 위한 플러그(26a)를 콘택홀(23) 내에 형성할 때, 플러그(26a)와 제1금속간절연막(22)간 계면접착력을 향상시키기 위해 비정질탄소층(24)을 형성하고, 계면접착력 증대 및 저항 감소를 위해 계면중간층(24a)을 형성해주고 있다.
도 4는 본 발명의 제2실시예에 따른 반도체소자의 구조를 도시한 도면이다.
도 4에 도시된 바와 같이, 반도체기판(31) 상에 게이트산화막(32), 게이트전극(33) 및 게이트하드마스크(34)의 순서로 적층된 게이트패턴(100)이 형성되고, 게이트패턴의 양측벽에 게이트스페이서(35)가 형성되며, 게이트패턴(100) 상부를 덮는 제1층간절연막(36)이 형성되고, 제1층간절연막(36)이 제공하는 콘택홀(37)에 텅스텐층(40)과 비트라인하드마스크(41)로 이루어진 비트라인패턴(101)이 형성되고, 비트라인패턴(101)의 양측벽에 비트라인스페이서(33)가 형성된다.
그리고, 비트라인패턴(101)과 콘택홀(37) 사이의 계면에 배리어메탈(39)가 위치하고, 배리어메탈(39)과 콘택홀(37) 사이의 계면에 비정질탄소층(38)이 존재하며, 배리어메탈과 비정질탄소층(38) 사이에 중간층(38a)이 위치한다.
도 4에 도시된 바에 따르면, 금속물질인 텅스텐층(40)과 제1층간절연막(36) 사이에 비정질탄소층(38)으로 된 계면안정층을 삽입하므로써 제1층간절연막(36)과 텅스텐층(40)간의 계면접착력을 향상시킨다.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(31) 상에 게이트스페이서(35)가 양측벽에 구비된 게이트패턴(100)을 형성한다. 이때, 게이트패턴(100)은 게이트산화막(32), 게이트전극(33) 및 게이트하드마스크(34)의 순서로 적층된 것이다.
이어서, 게이트패턴(100)을 포함한 전면에 제1층간절연막(36)을 형성한다. 이때, 제1층간절연막(36)은 저유전상수값을 갖는 비정질절연막으로 형성한다. 예컨대, 다량의 실리콘, 카본 및 산소가 수소와 결합된 비정질 SiOC:H으로 형성한다.
이어서, 제1층간절연막(36)을 식각하여 반도체기판(31)의 일부를 개방시키는 콘택홀(37)을 형성한다.
도 5b에 도시된 바와 같이, 콘택홀(37)이 형성된 제1층간절연막(36) 상에 비정질탄소층(38)을 형성한다.
비정질탄소층(38)에 도핑공정을 실시하지 않을 경우, 비정질탄소층(38)이 그 자체로 저유전 물질이기 때문에 후속 식각공정시 비정질탄소층(38)이 드러나는 지점에서 식각이 멈출 수가 있다. 따라서, 이 경우에는 비정질탄소층(38)의 TiC화가 필요하다. 이는 후술하기로 한다.
이어서, 비정질탄소층(38) 상에 배리어메탈(39)을 형성한다. 이때, 배리어메탈(39)은 후속 텅스텐층과 반도체기판(31)의 상호확산을 방지하기 위한 확산배리어 역할을 한다. 바람직하게, 배리어메탈(39)은 티타늄, 니켈, 텅스텐 또는 코발트 중에서 선택되는 전기저항치가 낮은 금속을 사용한다.
도 5c에 도시된 바와 같이, 콘택홀(37)을 채울때까지 배리어메탈(39) 상에 텅스텐층(40)을 형성하고, 텅스텐층(40) 상에 비트라인하드마스크(41)를 형성한다.
이어서, 비트라인하드마스크(41), 텅스텐층(40), 배리어메탈(39) 및 비정질탄소층(38)을 식각하여 텅스텐층(40)과 비트라인하드마스크(41)의 순서로 적층된 비트라인패턴(101)을 형성한 후, 비트라인패턴(101)의 양측벽에 접하는 비트라인스페이서(33)를 형성한다.
여기서, 전술한 비정질탄소층(38)의 TiC화를 위한 활성화공정을 진행한다. 즉, 비트라인패턴 형성시 비정질탄소층(38) 상부에서 배리어메탈(39)이 제거된 시점에서 활성화 공정을 진행한다.
바람직하게, 활성화공정은 열(Thermal), 플라즈마(Plasma) 또는 광(Light)을 이용한 활성화(Activation) 공정을 진행하므로써 비정질탄소층(38)과 배리어메탈(39)간의 계면반응을 유도하여 저항이 낮은 물질로 상변화시킨다. 예컨대, 배리어메탈(39)이 티타늄인 경우, 위와 같은 활성화공정을 통해 비정질탄소층(38)과 배리어메탈(39) 사이에 중간층(38a)인 TiC가 형성된다.
여기서, TiC는 저항치가 수 mΩ으로 매우 낮고, 비정질탄소층과 티타늄간의 활성화에너지 이상의 열이나 플라즈마 또는 원구체에 따라 쉽게 TiC로 전환이 가능하기 때문에 공정의 단순화 효과도 얻을 수 있다. 또한 TiC는 그 자체로 배선역할을 수행할 수 있고, 후속 배선 공정을 위한 금속물질의 막과의 결합특성도 우수하 다.
도 5d에 도시된 바와 같이, 비트라인패턴(101)을 포함한 전면에 비트라인패턴(101) 사이를 채울때까지 저유전상수값을 갖는 제2층간절연막(43)을 형성한다. 예컨대, 제2층간절연막(43)은 다량의 실리콘, 카본 및 산소가 수소와 결합된 비정질 SiOC:H으로 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 금속물질과 금속간절연막 사이에 비정질탄소층으로 된 계면안정층을 삽입하므로써 금속간절연막과 금속물질간의 계면접착력을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 금속물질과 금속간절연막 사이에 계면중간층을 삽입하므로써 저항을 감소시킬 수 있는 효과가 있다.
Claims (14)
- 콘택홀을 제공하며 적어도 탄소가 함유된 금속간절연막;상기 콘택홀에 매립된 금속물질;상기 콘택홀의 상기 금속물질과 상기 금속간절연막의 계면에 위치하는 비정질탄소층을 포함하는 반도체 소자.
- 제1항에 있어서,상기 비정질탄소층과 상기 금속물질 사이에 형성된 배리어메탈; 및상기 배리어메탈과 상기 비정질탄소층 사이의 중간층을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서,상기 배리어메탈은,티타늄, 니켈, 텅스텐 또는 코발트 중에서 선택되는 전기저항치가 낮은 금속인 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서,상기 중간층은,TiC, NiC, WC 또는 CoC 중에서 선택되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 비정질탄소층은,불순물이 도핑되지 않은 비정질탄소층인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 금속물질은,텅스텐, 티타늄, 티타늄나이트라이드, 니켈 또는 코발트 중에서 선택되는 저항이 낮은 금속물질인 것을 특징으로 하는 반도체소자.
- 콘택홀을 갖는 금속간절연막을 형성하는 단계;상기 콘택홀이 형성된 금속간절연막 상에 비정질탄소층을 형성하는 단계;상기 비정질탄소층 상에 배리어메탈을 형성하는 단계;상기 배리어메탈 상에 상기 콘택홀을 채우는 금속물질을 형성하는 단계; 및상기 금속물질, 배리어메탈 및 비정질탄소층을 상기 콘택홀 내부에만 잔류시키는 단계를 포함하는 반도체소자의 제조 방법.
- 제7항에 있어서,상기 배리어메탈을 형성하는 단계후에,상기 배리어메탈과 상기 비정질탄소층의 반응을 유도하여 상기 배리어메탈과 상기 비정질탄소층 사이에 중간층을 형성하는 활성화공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제8항에 있어서,상기 활성화공정은,열(Thermal), 플라즈마(Plasma) 또는 광(Light)을 이용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제9항에 있어서,상기 배리어메탈은,티타늄, 니켈, 텅스텐 또는 코발트 중에서 선택되는 전기저항치가 낮은 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 중간층은,TiC, NiC, WC 또는 CoC으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 비정질탄소층은,전기저항치를 유지하기 위해 어떠한 도핑도 진행하지 않는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제12항에 있어서,상기 비정질탄소층은,LPCVD, VLPCVD, PECVD, UHVCVD, RTCVD, APCVD 또는 PVD 중에서 선택된 증착 장비를 이용하여 700℃를 넘지 않는 온도에서 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제7항에 있어서,상기 금속물질은,텅스텐, 티타늄, 티타늄나이트라이드, 니켈 또는 코발트 중에서 선택되는 저항이 낮은 금속물질로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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|---|---|---|---|---|
| KR20140105569A (ko) * | 2011-12-13 | 2014-09-01 | 램 리써치 코포레이션 | 무전해 구리 증착 |
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2005
- 2005-06-30 KR KR1020050058742A patent/KR20070003022A/ko not_active Application Discontinuation
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