CN101996973A - 对芯片进行陶瓷双列直插封装的引线框架 - Google Patents

对芯片进行陶瓷双列直插封装的引线框架 Download PDF

Info

Publication number
CN101996973A
CN101996973A CN 200910056665 CN200910056665A CN101996973A CN 101996973 A CN101996973 A CN 101996973A CN 200910056665 CN200910056665 CN 200910056665 CN 200910056665 A CN200910056665 A CN 200910056665A CN 101996973 A CN101996973 A CN 101996973A
Authority
CN
China
Prior art keywords
lead frame
feed
chip
collars
different
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200910056665
Other languages
English (en)
Inventor
冯军宏
刘云海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN 200910056665 priority Critical patent/CN101996973A/zh
Publication of CN101996973A publication Critical patent/CN101996973A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明公开了一种对芯片进行陶瓷双列直插封装的引线框架，该引线框架包括多个引线环及多个引脚，多个引线环分别环绕芯片，多个引线环之间用绝缘材料隔离，其中，芯片上的具有相同电特性的多个接点垫打线到同一引线环上；有多组不同电特性的接电垫时，把不同电特性的每组接电垫分别打线到不同引线环上；不同引线环分别一对一地接入不同的引脚。本发明解决了芯片由于引线框架102上的引脚不够而无法将所有接点垫引出的问题，且不会增大制作成本和加长封装周期。

Description

对芯片进行陶瓷双列直插封装的引线框架
技术领域
本发明涉及半导体制造技术，特别涉及一种对芯片进行陶瓷双列直插封装的引线框架。
背景技术
在半导体器件的一些工程测试中，例如静电放电(ESD)测试、最终测试(FT)或老化(BI)测试等需要将已经制造好的芯片进行封装后进行。目前，常常采用陶瓷双列直插封装(DIP，Dual In-Line)方式，其优点是封装时间很短和底成本。
图1为现有的采用陶瓷DIP方式对芯片的封装结构示意图，如图所示，包括芯片101和引线框架102，其中，在芯片101边缘上具有多个不同电特性的接点垫(pad)，通过打线方式由金线连接到引线框架102中的引脚上。
目前，对于不同的芯片，都是采用该引线框架102对芯片进行封装的，也就是芯片上的pad打线到已经具有的引线框架102上。
但是，由于引线框架102上的引脚数量有限，目前已有的引脚框架102上最多只有64个引脚，所以能够打线到引线框架102的芯片上的pad数量就有限。对于具有数量比较多pad的芯片，引线框架102的引脚数目是不够的。这样就使得无法用陶瓷DIP的封装进行芯片各种应用，只能以产品封装芯片的方式进行。极大的增加了制作成本和测试周期。
发明内容
有鉴于此，本发明提供一种对芯片进行陶瓷双列直插封装的引线框架，该引线框架能够解决芯片由于引线框架102上的引脚不够而无法将所有接点垫打线的问题，且不会增大制作成本和加长封装周期。
为达到上述目的，本发明实施的技术方案具体是这样实现的：
一种对芯片进行陶瓷双列直插封装的引线框架，该引线框架包括多个引线环及多个引脚，多个引线环分别环绕芯片，多个引线环之间用绝缘材料隔离，其中，
芯片上的具有相同电特性的多个接点垫打线到同一引线环上；
有多组不同电特性的接电垫时，把不同电特性的每组接电垫分别打线到不同引线环上；
不同引线环分别一对一地接入不同的引脚。
所述引线环为导电材料制成。
所述导电材料为铜或金。
所述引线环通过金线接入引脚。
还包括：
将芯片中具有不同电特性且具有该种电特性的接点垫数量为1个的接点垫通过金线打线到所述引线框架中就近的引脚。
所述绝缘材料隔为陶瓷，用于防止引线环之间的电连通。
所述引线环围绕放芯片的区域，大小和数量由芯片大小和使用要求确定。
由上述技术方案可见，本发明的引线框架包括多个引线环及多个引脚，其中，多个引线环分别环绕放芯片区域，多个引线环之间互相保证不会出现电连通。这样使用时，芯片中具有相同电特性的pad通过金线打线到同一个引线环；芯片上具有同一种电特性的pad为多个时，按照pad的不相同电特性，将芯片上具有不相同电特性的pad打线到不同引线环上；将芯片中具有不同电特性且具有该种电特性的pad数量为1个的pad按照现有技术通过金线打线到所述引线框架中就近的引脚；然后不同的引线环再通过金线打线到不同的引脚上。这样，就可以将芯片上具有相同电特性的pad打线到一个引脚上，而不像背景技术那样不需要由于pad所在芯片位置的不同，就必须就近打线到引线框架的多个引脚上，即使这些pad的电特性相同，节省了引线框架引脚数目，可以将芯片上所有pad接入。极大的扩张了现有技术的陶瓷传统DIP封装的应用范围。因此，本发明提供的方法解决芯片由于引线框架102上的引脚不够而无法将所有接点垫打线的问题，且不会增大制作成本和加长封装周期。
附图说明
图1为现有的采用陶瓷DIP方式对芯片的封装结构示意图；
图2为本发明提供的采用陶瓷DIP方式对芯片的封装结构示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
为了解决引线框架102上的引脚不够而无法将芯片上所有接点垫打线的问题，本发明重新设置了引线框架，该引线框架包括多个引线环及多个引脚，其中，多个引线环分别环绕芯片，多个引线环之间保证不会出现电连通。使用时，芯片上具有同一种电特性的pad为多个时，按照pad的不相同电特性，将芯片上具有不相同电特性的pad打线到不同引线环上，也就是说，有多组不同电特性的接电垫时，把不同电特性的每组接电垫分别打线到不同引线环上，每组接电垫的数量为多个；将芯片中具有不同电特性且具有该种电特性的pad数量为1个的pad按照现有技术通过金线打线到所述引线框架中就近的引脚；最后不同的引线环再通过金线打线到不同的引脚上。这样，就可以将芯片上具有相同电特性的pad打线到一个引脚上，节省了引脚数目，特别是对具有电源数目较多pad以及地线数目较多pad的存储器芯片存在广泛的利用范围。
图2为本发明提供的采用陶瓷DIP方式对芯片的封装结构示意图，包括：包括芯片101和引线框架102’，在芯片101边缘上具有多个不同电特性的接点垫pad，在引线框架102’上具有多个引线环和多个引脚，其中，
引线框架102’的多个引线环分别环绕在芯片101周围，在该实施例中，引线环和芯片101的形状相同，为长方形，面积大于芯片，不同引线环的面积不相同，依次增大，用于在同一平面上环绕芯片101且之间有一定距离(可以采用隔离材料，比如陶瓷隔离，防止引线环之间电导通)，在该实施例中，引线环可以采用电导通的材料，比如镀金或镀铜；
多个引线环分别通过金线打线到不同的引脚；
芯片101中相同电特性不同位置的pad通过金线打线到同一引线环上；
芯片101上具有同一种电特性的pad为多个且位置不同时，按照pad的不相同电特性，将芯片上具有不相同电特性的pad打线到不同引线环上，也就是说，有多组不同电特性的接电垫时，把不同电特性的每组接电垫分别打线到不同引线环上，每组接电垫的数量为多个。
在本发明中，引线环的数目可以根据需要确定，比较灵活，比如2～5条左右，当在同一芯片中具有多个相同电特性的pad时，就可以打线到一个引线环作为打线到一个引脚的桥梁。如果芯片中的某一个电特性只存在一个pad，则直接将该pad打线到引线框架102’上的就近引脚上，这和现有技术相同。
举一个例子说明，假设一个芯片要进行FT测试，其需要4种电特性的pad，包括：电源VDD1的pad、电源VDD2的pad、电源VDD3的pad以及Vss地线，每一种电特性的pad都具有多个。这时，在对该芯片进行封装时，就可以将电源VDD1的多个pad通过金线打线到引线环1，将电源VDD2的多个pad通过金线打线到引线环2，将电源VDD3的多个pad通过金线打线到引线环3，将地线Vss的多个pad通过金线打线到引线环4，然后再引线框架102’中选择四个空闲的引脚，分别将这四个引线环通过金线进行打线。同样地，在进行ESD或BI测试时，也可以按照上述过程进行测试。
对于不同的芯片，都采用本发明提供的引线框架102对芯片进行封装的，也就是芯片上的pad打线到本发明提供的引线框架102上，这种引线框架具有引线环和引脚。
以上举较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种对芯片进行陶瓷双列直插封装的引线框架，该引线框架包括多个引线环及多个引脚，多个引线环分别环绕芯片，多个引线环之间用绝缘材料隔离，其中，
芯片上的具有相同电特性的多个接点垫打线到同一引线环上；
有多组不同电特性的接电垫时，把不同电特性的每组接电垫分别打线到不同引线环上；
不同引线环分别一对一地接入不同的引脚。
2.如权利要求1所述的引线框架，其特征在于，所述引线环为导电材料制成。
3.如权利要求2所述的引线框架，其特征在于，所述导电材料为铜或金。
4.如权利要求1～3任一所述的引线框架，其特征在于，所述引线环通过金线接入引脚。
5.如权利要求1～3任一所述的引线框架，其特征在于，还包括：
将芯片中具有不同电特性且具有该种电特性的接点垫数量为1个的接点垫通过金线打线到所述引线框架中就近的引脚。
6.如权利要求1～3所述的引线框架，其特征在于，所述绝缘材料隔为陶瓷，用于防止引线环之间的电连通。
7.如权利要求1～3所述的引线框架，其特征在于，所述引线环围绕放芯片的区域，大小和数量由芯片大小和使用要求确定。
CN 200910056665 2009-08-19 2009-08-19 对芯片进行陶瓷双列直插封装的引线框架 Pending CN101996973A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200910056665 CN101996973A (zh) 2009-08-19 2009-08-19 对芯片进行陶瓷双列直插封装的引线框架

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200910056665 CN101996973A (zh) 2009-08-19 2009-08-19 对芯片进行陶瓷双列直插封装的引线框架

Publications (1)

Publication Number Publication Date
CN101996973A true CN101996973A (zh) 2011-03-30

Family

ID=43786885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200910056665 Pending CN101996973A (zh) 2009-08-19 2009-08-19 对芯片进行陶瓷双列直插封装的引线框架

Country Status (1)

Country Link
CN (1) CN101996973A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106098672A (zh) * 2016-06-20 2016-11-09 东莞市联洲知识产权运营管理有限公司 一种改进的集成电路封装

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106098672A (zh) * 2016-06-20 2016-11-09 东莞市联洲知识产权运营管理有限公司 一种改进的集成电路封装

Similar Documents

Publication Publication Date Title
CN101086972B (zh) 用于mlp高密度包装的多排暴露引线
CN101464490B (zh) 一种通用型测试板及其使用方法
CN103824843A (zh) 通过桥接块的多芯片模块连接
CN108054152A (zh) 集成电路封装结构
TW200511525A (en) Semiconductor package having high quantity of I/O connections and method for making the same
CN100547776C (zh) 具有附加接触焊盘的集成电路器件封装和电子装置
CN109671696A (zh) 一种多排单基岛带锁胶孔的引线框架及其sot33-5l封装件
US20150221592A1 (en) Semiconductor device with package-level decoupling capacitors formed with bond wires
EP3182442A1 (en) Power grid balancing of semiconductor apparatus, system and method
CN209418492U (zh) 一种多排单基岛带锁胶孔的引线框架及其sot33-5l封装件
CN101996973A (zh) 对芯片进行陶瓷双列直插封装的引线框架
CN104733403B (zh) 晶圆级封装结构及制作方法
CN210723023U (zh) 一种bga封装结构
US20120273931A1 (en) Integrated circuit chip package and manufacturing method thereof
CN106876361A (zh) 一种矩阵式排列的微电子封装引线框架
CN213692039U (zh) 一种多基岛引线框架结构
CN202259263U (zh) 一种dip封装线架
CN106098642B (zh) 芯片封装结构
CN209929295U (zh) 一种dfn-6l三基岛封装框架
CN204271072U (zh) 引线框架封装结构
CN201838575U (zh) 倒装薄小外形封装的引线框及其封装结构
CN202796920U (zh) 多芯片qfn封装结构
CN204668297U (zh) 一种矩阵列smbf引线框架
CN202957237U (zh) 一种芯片封装结构
CN202473903U (zh) 半导体器件装载框架

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110330