CN101989587A - 电路板的电性连接结构及电路板装置 - Google Patents

电路板的电性连接结构及电路板装置 Download PDF

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Abstract

本发明提出了一种电路板的电性连接结构及电路板装置。其中一种电路板的电性连接结构,在该电路板上设有多个电性接触垫,在该电性接触垫上设有该电性连接结构,该电性连接结构在各该电性接触垫上设有金属缓冲层,并在该金属缓冲层上设有凸柱。从而能通过该金属缓冲层,在回焊处理中提供基板些许位移以释放应力,以避免所述凸柱因偏位所产生的应力而导致的缺点。本发明还提供一种电路板装置。

Description

电路板的电性连接结构及电路板装置
技术领域
本发明涉及一种半导体装置,尤指一种电路板的电性连接结构及电路板装置。
背景技术
随着电子产业的蓬勃发展,电子产品也逐渐迈入多功能、高性能的研发方向。目前用以承载半导体晶片的封装基板包括有打线式封装基板、晶片尺寸封装(CSP)基板及覆晶基板(FCBGA)等;且为适应微处理器、晶片组、与绘图晶片的运算需要,布有线路的封装基板也需提升其传递晶片信号的品质、改善频宽、控制阻抗等功能,以适应高I/O数封装件的发展。
在现行封装技术中,将半导体晶片电性接置在封装基板上,该半导体集成电路(IC)晶片的表面上配置有电极垫(electronic pad),而该封装基板具有相对应的电性接触垫,且在该半导体晶片以及封装基板之间可以适当地设置导电凸块、其他导电粘着材料或金线,使该半导体晶片电性连接至该封装基板上。
请参阅图1A,为现有覆晶封装结构的剖视示意图;如图所示,提供封装基板10,该封装基板10具有第一表面10a及第二表面10b,在该第一表面10a上设有多个第一电性接触垫101,而在该第二表面10b上设有多个第二电性接触垫102,在该第二表面10b上接置有半导体晶片11,在所述第二电性接触垫102上分别形成焊锡凸块12,而该半导体晶片11的一个表面具有多个相对各该焊锡凸块12的电极垫110,且在各该电极垫110上形成导电凸块13,令该半导体晶片11的导电凸块13电性连接至该封装基板10的焊锡凸块12,且在该半导体晶片11与封装基板10之间填入有底充材料14,从而形成封装结构1;所述的封装结构1的所述第一电性接触垫101对应接置至印刷电路板(PCB)2,而该电路板2的一个表面具有多个对应各该第一电性接触垫101的第三电性接触垫21,在各该第三电性接触垫21上形成锡球15,令所述锡球15对应电性连接至该封装结构1的各该第一电性接触垫101,从而将该封装结构1电性连接至该电路板2上。
但是,所述的电路板2的锡球15形成在高密度布线且细间距布局的第三电性接触垫21上,将导致所述锡球15之间的间距过小,且当所述锡球15对应于该封装结构1的第一电性接触垫101并经回焊处理以形成电性连接后,容易造成所述锡球15之间形成桥接而导致短路。
为避免前述问题发生,业界遂提出一中封装基板结构,请参阅图1B,为现有封装结构1的所述第一电性接触垫101对应接置至具有第三电性接触垫21的电路板2,而所述第三电性接触垫21上各设有凸柱16,并在该凸柱16上形成有焊锡材料17,令所述焊锡材料17对应电性连接至该封装结构1的各该第一电性接触垫101,从而将该封装结构1电性连接至该电路板2上。
然而所述两种现有技术,所述锡球15或具有焊锡材料17的凸柱16对应接置在各该封装结构1的第一电性接触垫101上,当所述锡球15或具有焊锡材料17的凸柱16对应接置在该封装结构1的各该第一电性接触垫101时,由于该封装结构1上的第一电性接触垫101布设紧密,且形成在第一电性接触垫101的防焊层开孔窄小,造成多数的锡球15或具有焊锡材料17的凸柱16中心无法完全对应接置在该封装结构1的第一电性接触垫101中心部位,而有些许偏移的情况,如此经回焊处理而达成电性连接后,所述锡球15或具有焊锡材料17的凸柱16因并未完全精确接置在第一电性接触垫101中心部位,导致所述锡球15或凸柱16与第三电性接触垫21之间会产生应力,进而可能会造成该锡球15与第一电性接触垫101之间、或该凸柱16与第一电性接触垫101之间、或该锡球15与第三电性接触垫21之间、或该凸柱16与第三电性接触垫21之间的界面容易产生断裂剥离的情况,因而影响电性连接。
因此,如何提供一种电路板装置,以避免现有技术中,在高密度布线的细间距布局中,因电路板的电性接触垫上的锡球间距过小容易造成锡球之间形成桥接而导致短路、及该锡球或金属凸柱因未能完全精确接置在封装结构的电性接触垫中心部位所产生的应力,而导致该锡球或金属凸柱与电性接触垫之间产生断裂剥离的缺点,实已成为目前亟待克服的课题。
发明内容
鉴于上述现有技术的缺点,本发明的主要目的是提供一种电路板的电性连接结构及电路板装置,能避免回焊处理中所述电性连接结构之间产生偏位应力,以及避免因锡球间距过小、锡球过大造成回焊处理后,锡球间桥接短路的问题。
为达上述及其他目的,本发明提供一种电路板的电性连接结构,在该电路板上设有多个电性接触垫,在该电性接触垫上设有该电性连接结构,通过该电性连接结构以电性连接至半导体元件,该电性连接结构包括:多个金属缓冲层,对应设在各该电性接触垫上,且形成该金属缓冲层的材料为焊锡材料;以及多个凸柱,对应设在各该金属缓冲层上,且该凸柱的熔点高于该金属缓冲层。
本发明还提供一种电路板装置,包括:电路板,在其至少一个表面上设有多个电性接触垫;多个金属缓冲层,对应设在各该电性接触垫上,且形成该金属缓冲层的材料为焊锡材料;多个凸柱,对应设在各该金属缓冲层上,且该凸柱的熔点高于该金属缓冲层;以及半导体元件,电性连接所述凸柱。
依上述的电路板的电性连接结构及电路板装置,该半导体元件为半导体晶片或封装结构,且该半导体元件具有多个对应各该凸柱的电极垫,在该电极垫上形成有焊锡凸块。
依上述的电路板的电性连接结构及电路板装置,形成该凸柱的材料为铝(Al)、铜(Cu)、或镍(Ni)。
又依上所述的结构,还可在该金属缓冲层与电性接触垫之间形成阻障层,形成该阻障层的材料为镍(Ni)。
再依上所述,还可在该凸柱上形成焊接材料;或在该凸柱的外露表面上形成表面处理层,形成该表面处理层的材料为电镀镍/金、化学镀镍/金、化镍浸金(ENIG)、化镍钯浸金(ENEPIG)、化学镀锡(ImmersionTin)或电镀锡。
还依上所述,在该电路板的第一表面上形成绝缘保护层,并露出所述凸柱;或该绝缘保护层并形成在所述凸柱侧面,并露出所述凸柱的顶面。
另依上所述,在该凸柱的顶面形成焊接材料。
本发明电路板的电性连接结构及电路板装置,主要在该电路板的电性接触垫上形成低熔点金属的金属缓冲层,再在该金属缓冲层上形成高熔点金属的凸柱,以通过该金属缓冲层,在回焊处理中比该凸柱先熔融,从而令该凸柱在回焊处理中能通过该先熔融的金属缓冲层而提供弹性偏移,以令所述凸柱在所述金属缓冲层的冷却过程中避免因偏位所产生的应力,且所述凸柱不像现有锡球经回焊后会呈现球状,而导致锡球与锡球间的间距变小产生桥接短路的问题,进而能避免现有所产生的缺点。
附图说明
图1A及1B为现有封装基板结构的剖视示意图;
图2A及2B为本发明电路板的电性连接结构的第一实施例剖视示意图;
图3A及3B为本发明电路板的电性连接结构的第二实施例剖视示意图;
图4A及4B为本发明电路板的电性连接结构的第三实施例剖视示意图;
图5A及5B为本发明电路板的电性连接结构的第四实施例剖视示意图;
图6A及6B为本发明电路板的电性连接结构的第五实施例剖视示意图;
图7A及7B为本发明电路板的电性连接结构的第六实施例剖视示意图;
图8为本发明电路板装置的剖视示意图。
主要元件符号说明
1         封装结构
10        封装基板
10a、31a  第一表面
10b       第二表面
101                第一电性接触垫
102                第二电性接触垫
11                 半导体晶片
110、381           电极垫
12、382            焊锡凸块
13                 导电凸块
14                 底充材料
15                 锡球
16、33             凸柱
17                 焊锡材料
2、31              电路板
21                 第三电性接触垫
311                电性接触垫
32                 金属缓冲层
34                 阻障层
35                 焊接材料
36                 表面处理层
37                 绝缘保护层
38                 半导体元件
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。
请参阅图2A至7B,为本发明电路板的电性连接结构的示意图。
[第一实施例]
请参阅图2A,本发明电路板的电性连接结构,包括有电路板31、多个金属缓冲层32、及多个凸柱33。
所述的电路板31的至少一个表面设有多个电性接触垫311,其内部具有多个导电线路及与其电性连接的导电通孔或导电盲孔(图式中未表示)的结构。而有关于电路板形成导电线路、导电通孔与导电盲孔的处理技术繁多,但是这是业界所周知的处理技术,其非本案技术特征,所以未再予赘述。
所述的多个金属缓冲层32,对应设在各该电性接触垫311上,且形成该金属缓冲层32的材料为焊锡材料,而形成该焊锡材料的材料为锡(Sn)/银(Ag)/铜(Cu)、锡(Sn)/铜(Cu)、锡(Sn)/银(Ag)、锡(Sn)/锌(Zn)、或锡(Sn)/铟(In)。
所述的多个凸柱33,对应设在各该金属缓冲层32上,且该凸柱33的熔点高于该金属缓冲层,形成该凸柱33的材料为高熔点金属的材料为铝(Al)、铜(Cu)、或镍(Ni)。
请参阅图2B,依所述的结构,还可包括在该金属缓冲层32与电性接触垫311之间形成阻障层34,形成该阻障层34的材料为镍(Ni)。
[第二实施例]
请参阅图3A及3B,与前一实施例的不同处在于该凸柱33上形成焊接材料35。
[第三实施例]
请参阅图4A及4B,与前述实施例的不同处在于该凸柱33的外露表面上形成表面处理层36,形成该表面处理层36的材料为电镀镍/金、化学镀镍/金、化镍浸金(ENIG)、化镍钯浸金(ENEPIG)、化学镀锡(Immersion Tin)或电镀锡。
[第四实施例]
请参阅图5A及5B,与前述实施例的不同处在于该电路板31的第一表面31a上形成绝缘保护层37,并露出所述凸柱33。
[第五实施例]
请参阅图6A及6B,与所述第四实施例的不同处在于该绝缘保护层37还可形成在所述凸柱33侧面,并露出所述凸柱33的顶面。
[第六实施例]
请参阅图7A及7B,与前述第五实施例的不同处在于该凸柱33的顶面形成焊接材料35。
本发明电路板的电性连接结构,在该电路板的各该电性接触垫上形成金属缓冲层,且在该金属缓冲层上形成凸柱,通过该低熔点金属的金属缓冲层,在回焊处理中比该高熔点金属的凸柱先熔融,从而令该凸柱在回焊处理中能通过该先熔融的金属缓冲层而提供弹性偏移,以令所述凸柱在所述金属缓冲层的冷却过程中避免因偏位所产生的应力,且所述凸柱不像现有锡球经回焊后会呈现球状,而导致锡球与锡球间之间距变小产生桥接短路的问题,进而能避免现有在回焊处理中所述电性连接结构之间产生偏位应力的缺点。
请参阅图8,本发明还提供一种电路板装置,包括:电路板31、多个金属缓冲层32、多个凸柱33、及半导体元件38。
所述的电路板31,在其至少一个表面上设有多个电性接触垫311。
所述的多个金属缓冲层32,对应设在各该电性接触垫311上,形成该金属缓冲层32的材料为低熔点金属,该低熔点金属层的材料为锡(Sn)、或铅(Pb)。
所述的多个凸柱33,对应设在各该金属缓冲层32上,形成该凸柱33的材料为高熔点金属,该高熔点金属的材料为铝(Al)、铜(Cu)、或镍(Ni)。
所述的半导体元件38,电性连接所述凸柱33,该半导体元件38为半导体晶片或封装结构,且该半导体元件38具有多个对应各该凸柱33的电极垫381,在该电极垫381上形成有焊锡凸块382。
依所述的电路板装置,还包括阻障层34,形成在该金属缓冲层32与电性接触垫311之间,形成该阻障层34的材料为镍(Ni),如图2A及2B所示。
又依上所述,还可包括在该凸柱33上形成焊接材料35,如图3A及3B所示;或在该凸柱33的外露表面上形成表面处理层36,形成该表面处理层36的材料为电镀镍/金、化学镀镍/金、化镍浸金(ENIG)、化镍钯浸金(ENEPIG)、化学镀锡(Immersion Tin)或电镀锡,如图4A及4B所示。
如上所述,还可在该电路板31上形成绝缘保护层37,且该绝缘保护层37并露出所述凸柱33,如图5A及5B所示;或该绝缘保护层37并形成在所述凸柱33侧面,并露出所述凸柱33的顶面,如图6A及6B所示。
如上所述,还可在该凸柱33的顶面形成焊接材料35,如图7A及7B所示。
本发明的电路板装置,在该电路板表面上的电性接触垫上形成低熔点金属的金属缓冲层,再在该金属缓冲层上形成高熔点金属的凸柱,以通过该金属缓冲层,在回焊处理中比该凸柱先熔融,从而令该凸柱在回焊处理中能通过该先熔融的金属缓冲层而提供弹性偏移,以使所述凸柱在所述金属缓冲层的冷却过程中避免因偏位所产生的应力,且所述凸柱不像现有锡球经回焊后会呈现球状,而导致锡球与锡球间的间距变小产生桥接短路的问题,进而能避免现有在回焊处理中所述电性连接结构之间产生偏位应力的缺点。
所述实施例仅例示性说明本发明的原理及其功效,而非用在限制本发明。任何本领域技术人员均可在不违背本发明的实质及范畴下,对所述实施例进行修饰与改变。因此,本发明的权利保护范围,应如权利要求书所列。

Claims (26)

1.一种电路板的电性连接结构,在该电路板上设有多个电性接触垫,在该电性接触垫上设有该电性连接结构,通过该电性连接结构以电性连接至半导体元件,其特征在于,该电性连接结构包括:
多个金属缓冲层,对应设在各该电性接触垫上,且形成该金属缓冲层的材料为焊锡材料;以及
多个凸柱,对应设在各该金属缓冲层上,且该凸柱的熔点高于该金属缓冲层。
2.根据权利要求1所述的电路板的电性连接结构,其特征在于,该半导体元件为半导体晶片或封装结构。
3.根据权利要求2所述的电路板的电性连接结构,其特征在于,该半导体元件具有多个对应各该凸柱的电极垫,在该电极垫上形成有焊锡凸块。
4.根据权利要求1所述的电路板的电性连接结构,其特征在于,形成该焊锡材料的材料为低熔点金属,该低熔点金属层的材料为锡(Sn)/银(Ag)/铜(Cu)、锡(Sn)/铜(Cu)、锡(Sn)/银(Ag)、锡(Sn)/锌(Zn)、或锡(Sn)/铟(In)。
5.根据权利要求1所述的电路板的电性连接结构,其特征在于,形成该凸柱的材料为铝(Al)、铜(Cu)、或镍(Ni)。
6.根据权利要求1所述的电路板的电性连接结构,其特征在于,还包括阻障层,该阻障层形成在该金属缓冲层与电性接触垫之间。
7.根据权利要求6所述的电路板的电性连接结构,其特征在于,形成该阻障层的材料为镍(Ni)。
8.根据权利要求1或6所述的电路板的电性连接结构,其特征在于,还包括焊锡材料,该焊锡材料形成在该凸柱上。
9.根据权利要求1或6所述的电路板的电性连接结构,其特征在于,还包括表面处理层,该表面处理层形成在该凸柱的外露表面上。
10.根据权利要求9所述的电路板的电性连接结构,其特征在于,形成该表面处理层的材料为电镀镍/金、化学镀镍/金、化镍浸金(ENIG)、化镍钯浸金(ENEPIG)、化学镀锡(Immersion Tin)或电镀锡。
11.根据权利要求1或6所述的电路板的电性连接结构,其特征在于,还包括绝缘保护层,该绝缘保护层形成在该电路板上,并露出所述凸柱。
12.根据权利要求1或6所述的电路板的电性连接结构,其特征在于,还包括绝缘保护层,该绝缘保护层形成在该电路板上及所述凸柱侧面,并露出所述凸柱的顶面。
13.根据权利要求12所述的电路板的电性连接结构,其特征在于,还包括焊接材料,该焊接材料形成在该凸柱的顶面。
14.一种电路板装置,其特征在于,包括:
电路板,在其至少一表面上设有多个电性接触垫;
多个金属缓冲层,对应设在各该电性接触垫上,且形成该金属缓冲层的材料为焊锡材料;
多个凸柱,对应设在各该金属缓冲层上,且该凸柱的熔点高于该金属缓冲层;以及
半导体元件,电性连接所述凸柱。
15.根据权利要求14所述的电路板装置,其特征在于,该半导体元件为半导体晶片或封装结构。
16.根据权利要求14所述的电路板装置,其特征在于,该半导体元件具有多个对应各该凸柱的电极垫,在该电极垫上形成有焊锡凸块。
17.根据权利要求14所述的电路板装置,其特征在于,形成该焊锡材料的材料为锡(Sn)/银(Ag)/铜(Cu)、锡(Sn)/铜(Cu)、锡(Sn)/银(Ag)、锡(Sn)/锌(Zn)、或锡(Sn)/铟(In)。
18.根据权利要求14所述的电路板装置,其特征在于,形成该凸柱的材料为铝(Al)、铜(Cu)、或镍(Ni)。
19.根据权利要求14所述的电路板装置,其特征在于,还包括阻障层,阻障层该形成在该金属缓冲层与电性接触垫之间。
20.根据权利要求19所述的电路板装置,其特征在于,形成该阻障层的材料为镍(Ni)。
21.根据权利要求14或19所述的电路板装置,其特征在于,还包括焊接材料,该焊接材料形成在该凸柱上。
22.根据权利要求14或19所述的电路板装置,其特征在于,还包括表面处理层,该表面处理层形成在该凸柱的外露表面上。
23.根据权利要求22所述的电路板装置,其特征在于,形成该表面处理层的材料为电镀镍/金、化学镀镍/金、化镍浸金(ENIG)、化镍钯浸金(ENEPIG)、化学镀锡(Immersion Tin)或电镀锡。
24.根据权利要求14或19所述的电路板装置,其特征在于,还包括绝缘保护层,该绝缘保护层形成在该电路板的第一表面上,并露出所述凸柱。
25.根据权利要求14或19所述的电路板装置,其特征在于,还包括绝缘保护层,该绝缘保护层形成在该电路板上的第一表面及所述凸柱侧面,并露出所述凸柱的顶面。
26.根据权利要求25所述的电路板装置,其特征在于,还包括焊接材料,该焊接材料形成在该凸柱的顶面。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681531A (zh) * 2013-11-27 2015-06-03 矽品精密工业股份有限公司 封装基板及其制法
CN104703384A (zh) * 2013-12-10 2015-06-10 旭德科技股份有限公司 线路板及其制作方法
CN105720031A (zh) * 2014-12-03 2016-06-29 恒劲科技股份有限公司 中介基板及其制法
CN108598046A (zh) * 2018-04-19 2018-09-28 苏州通富超威半导体有限公司 芯片的封装结构及其封装方法
CN110299338A (zh) * 2019-06-11 2019-10-01 苏斯贸易(上海)有限公司 一种内柱外环式双区复合焊点结构和混合键合方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681531A (zh) * 2013-11-27 2015-06-03 矽品精密工业股份有限公司 封装基板及其制法
CN104681531B (zh) * 2013-11-27 2019-01-15 矽品精密工业股份有限公司 封装基板及其制法
CN104703384A (zh) * 2013-12-10 2015-06-10 旭德科技股份有限公司 线路板及其制作方法
CN104703384B (zh) * 2013-12-10 2018-05-11 旭德科技股份有限公司 线路板及其制作方法
CN105720031A (zh) * 2014-12-03 2016-06-29 恒劲科技股份有限公司 中介基板及其制法
CN108598046A (zh) * 2018-04-19 2018-09-28 苏州通富超威半导体有限公司 芯片的封装结构及其封装方法
CN110299338A (zh) * 2019-06-11 2019-10-01 苏斯贸易(上海)有限公司 一种内柱外环式双区复合焊点结构和混合键合方法

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