CN101977092A - 前向纠错映射和去映射技术 - Google Patents

前向纠错映射和去映射技术 Download PDF

Info

Publication number
CN101977092A
CN101977092A CN2010101225216A CN201010122521A CN101977092A CN 101977092 A CN101977092 A CN 101977092A CN 2010101225216 A CN2010101225216 A CN 2010101225216A CN 201010122521 A CN201010122521 A CN 201010122521A CN 101977092 A CN101977092 A CN 101977092A
Authority
CN
China
Prior art keywords
row
frame structure
frame
stream frame
parity information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010101225216A
Other languages
English (en)
Other versions
CN101977092B (zh
Inventor
N·林克维特施
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN101977092A publication Critical patent/CN101977092A/zh
Application granted granted Critical
Publication of CN101977092B publication Critical patent/CN101977092B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0047—Decoding adapted to other signal detection operation
    • H04L1/005—Iterative decoding, including iteration between signal detection and decoding operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0605—Special codes used as synchronising signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0006—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission format
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H03M13/2909—Product codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Error Detection And Correction (AREA)

Abstract

本发明涉及前向纠错映射和去映射技术。简而言之，在不改变帧的线速率的情况下提供增强的前向纠错保护的变化级别的技术。

Description

前向纠错映射和去映射技术
本申请是申请人因特尔公司于2006年3月9日提交的、申请日为2004年8月25日的、发明名称为“前向纠错映射和去映射技术”的中国专利申请200480025868.1的分案申请。
相关专利申请的交叉引用
本申请涉及发明人Poppinga和Kauschke在2002年4月1日提交的美国专利申请No.10/113,190(案卷号No.P12259)。
技术领域
此处公开的主题通常涉及前向纠错映射技术。
背景技术
用于光传输网络(OTN)的ITU-T G.709/Y.1331接口(2001年2月)描述了一种协定，用于光传输网络(OTN)标准与同步光网络(SONET)或同步数字层(SDH)标准之间的信号转换。G.709描述了作为控制传输数据中的错误的方式的前向纠错(FEC)。FEC信息与数据一同传输，并且可以由接收机使用以便检查和纠正数据。G.709描述了用于确定并将FEC信息映射到OTN帧中的指定位置的Reed-Solomon编码器/解码器技术，以及用于处理和去映射FEC信息的技术。
发明内容
本发明一方面涉及一种计算机实现方法。所述方法包括：接收开销部分和数据部分；指定列和行奇偶信息在流帧结构中的位置；形成包括第一帧与第二帧的所述流帧结构；以及提供所述流帧结构以供在网络上的传输。其中，所述流帧结构包括所述列和行奇偶信息、所述开销部分和所述数据部分，所述列奇偶信息位于所述第一与第二帧内的对角条带中，且所述条带在所述流帧结构的所述第一与第二帧上扩展。
本发明另一方面涉及一种装置。所述装置包括：第一映射器，用于将第一帧转换为流帧结构，其中所述第一帧包括开销部分和数据部分，并且其中所述流帧结构包括可编程的尺寸，并且其中所述流帧结构包括列与行奇偶信息、所述开销部分和所述数据部分；同步器，用于指定列和行奇偶信息在所述流帧结构中的位置，其中同步信息表示所述列和行奇偶信息位置；编码器，用于将列和行奇偶信息插入到所述流帧结构中，其中所述流帧结构包括所述列与行奇偶信息、所述开销部分和所述数据部分且所述列奇偶信息位于所述流帧结构内的对角条带中。
附图说明
在本说明书的结束部分中特别地指出了关于本发明的主题，并且对其提出了清楚的权利要求。然而，针对操作的组织和方法，在结合附图阅读时参考下面的详细描述，可以最佳地理解本发明，其中：
图1A示出了可以使用本发明的实施例的发射机系统的实现方案；
图1B示出了可以使用本发明的实施例的接收机系统的实现方案；
图2A～2E示出了根据本发明的实施例的变化格式的帧；
图3示出了根据本发明的实施例的编码器；
图4A和4B示出了示例性的帧流；以及
图5示出了根据本发明的实施例的解码器。
应当注意，在不同的图中使用相同的参考数字表示相同或相似的元件。
具体实施方式
图1A示出了可以使用本发明的实施例的发射机系统10的实现方案。系统10可以包括网络11、客户端信号处理器12、封装系统13、输出系统14和总线15。
网络11可以提供处理器12和其他设备，诸如包处理器(未示出)和/或交换结构(未示出)之间的相互通信。网络11可以遵循一个或多个下列标准：10千兆位附加单元接口(XAUI)(在IEEE 802.3、IEEE 802.3a e和相关标准中描述)、(串行外围接口(SPI))、I2C、通用串行总线(USB)、IEEE 1394、千兆位媒体独立接口(GMII)(在IEEE 802.3、IEEE 802.3ae和相关标准中描述)、外设部件互连(PCI)、10位接口(TBI)、和/或供应商特定多源协议(MSA)协议。总线15可以提供客户端信号处理器12、和/或封装系统13、和/或输出系统14和其他设备，诸如存储设备(未示出)、或微处理器(未示出)之间的相互通信。
处理器12可以执行遵循例如以太网(如例如IEEE 802.3和相关标准中描述的)的媒体访问控制(MAC)编码。封装系统13可以执行遵循例如ITU-T G.709的成帧和封装；和/或遵循例如ITU-T G.975的前向纠错(FEC)编码。封装系统13可以使用本发明的某些实施例。输出系统14可以从封装系统13提供的信号中去除抖动，并且准备信号用于传输到网络16，其可以是光或电的格式。例如，网络16可以遵循OTN。
在一个实现方案中，发射机系统10的部件可以在相同的集成电路中实现。在另一实现方案中，发射机系统10的部件可以在若干个集成电路中实现，该若干个集成电路使用例如总线或印刷电路板的传导引线相互通信。
图1B示出了可以使用本发明的实施例的接收机系统20的实现方案。系统20可以包括输入系统22、解封装系统23、客户端信号处理器24、网络26和总线27。输入系统22可以接收来自网络21的信号，并且准备该信号用于由接收机系统20处理。例如，输入系统22可以将光信号转换为电格式和/或从来自网络的信号中去除抖动。解封装系统23可以执行遵循例如ITU-T G.709的光传输网络(OTN)去成帧和解封装；和/或遵循例如ITU-T G.975的前向纠错(FEC)处理。解封装系统23可以使用本发明的某些实施例。处理器24可以执行遵循例如以太网的媒体访问控制(MAC)处理。
网络26可以提供处理器24和其他设备，诸如包处理器(未示出)、交换结构(未示出)和/或光网络(未示出)之间的相互通信。网络26可以利用与网络11相似的通信技术。总线27可以提供输入系统22和/或解封装器23和/或处理器24和其他的设备，诸如存储设备(未示出)或微处理器(未示出)之间的相互通信。
在一个实现方案中，接收机系统20的部件可以在相同的集成电路中实现。在另一实现方案中，接收机系统20的部件可以在若干个集成电路中实现，该若干个集成电路使用例如总线或印刷电路板的传导引线相互通信。
图2A～2E示出了相应的格式400、500、501、502和401的帧。帧格式400可以遵循G.709 OTU2帧格式，尽管可以使用其他的格式。帧格式400可以包括管理开销、客户端数据、和纠错部分。帧格式400可以具有固定长度和固定数目的行。在一个示例中，客户端数据部分可以包括根据SONET或OTN标准的数据。
帧格式500可以包括第一部分，其包括客户端数据(来自帧格式400)、G.709开销信息(来自帧格式400)和为列奇偶信息保留的空间的混合，以及为行奇偶信息保留的第二部分。可以在第一部分中对角地提供为列奇偶信息保留的空间。可以通过下列参数配置帧格式500：列数目、行数目、在第一部分中提供的列奇偶信息的角度和厚度、和行奇偶信息的尺寸。参数可被设置为将为帧格式400中的客户端数据(来自帧格式400)和G.709开销信息(来自帧格式400)保留的位百分比维持为与帧格式500中的相同的百分比。
在一个实现方案中，如图4A所示，格式500的帧可以作为单独帧的连续序列以级联的方式流动。在该级联方式下，在两个连续的格式500的帧之间可能没有时间间隙。还可以使用交错的方式处理格式500，诸如发明人Poppinga和Kauschke在2002年4月1日提交的美国专利申请No.10/113,190中描述的。如图4B所示，交错方式可以包括作为单独帧的连续序列而流动的格式500的帧，除了格式500的单一帧的列奇偶信息扩展到多个格式500的帧上。此处，关于“格式500”或“帧格式500”的参考可以指以级联或交错方式的流动。
帧格式501可以具有与帧格式500相似的结构，但是具有插入在为列奇偶信息保留的空间中的列奇偶信息。帧格式502可以具有与帧格式501相似的结构，但是具有插入在为行奇偶信息保留的空间中的行奇偶信息。同格式500相似，格式501和502可以通过级联或交错的方式流动。
帧格式401可以同帧格式400相似，至少除了纠错部分可以包括列和行奇偶信息以及同步信息。例如，可以按照在格式502的帧中存储的相似的顺序来存储列和行奇偶信息。同步信息可以指出列和行奇偶信息在帧格式502中的位置。同步信息可以存储在帧格式401的纠错部分中的预定位置中。在一个实现方案中，可以在每个格式401的帧中定义同步信息，但是也可以出现在每N个格式401的帧中，其中N是大于1的整数。可替换地，可以通过这样的方式划分同步信息，即每个帧一部分同步信息将被传输，由此可以采用整数N个格式401的帧(其中N大于1)来传输单一的格式401的帧的完整的同步信息。管理开销和客户端数据可以被映射到帧401中的同帧400中的那些位置相似的位置。
图3示出了根据本发明的实施例，在编码器600中的本发明的实施例。编码器600的一个实现方案可以包括同步器602、第一映射器604、列编码器606、行编码器608和第二映射器610。参考在各个图2A～2E中示出的具有格式400、500、501、502、和401的帧。
编码器600可以作为任何下列方式实现或者作为其组合实现：硬连线逻辑、由存储设备存储并由微处理器执行的软件、固件、专用集成电路(ASIC)、和/或现场可编程门阵列(FPGA)。
同步器602可以跟踪格式500的帧中列和行奇偶信息的位的位置。同步器602可以向列编码器606、行编码器608和第二映射器610提供列和行奇偶信息的位的位置。同步器602可以存储格式401的帧中的同步信息。该同步信息可以表示格式500的帧中列和行奇偶信息的时序和相位位置。
第一映射器604可以将帧从格式400转换到格式500。第一映射器604可以为列奇偶信息保留空间以及为行奇偶信息保留空间。在被示为“客户端数据和OH”的格式500内部的位置中，第一映射器604可以插入客户端数据和管理开销。第一映射器604可以将为列和行奇偶信息保留的位初始化为零。在一个实现方案中，编码器600可以基于所需的FEC保护的级别来改变格式500的帧的参数。
列编码器606可以将列奇偶信息插入到格式500的帧中为列奇偶信息保留的空间中。行编码器608可以将行奇偶信息插入到格式500的帧中为行奇偶信息保留的空间中。例如，Bose、Chaudhuri和Hocquenghem(BCH)或者Reed Solomon(RS)编码技术可用于确定存储在帧格式500中的列和行奇偶信息。列和行奇偶信息的计算可以基于处理客户端数据。列和行奇偶信息的计算还可以基于诸如开销值的参数以及帧格式502的参数，其包括但不限于列数目、行数目、列奇偶信息的角度和厚度、和行奇偶信息的尺寸。
第二映射器610可以将帧从格式502转换到格式401。第二映射器610可以将客户端数据和管理开销映射到与格式400相似的格式401的帧内部的位置中，并且可以将列和行奇偶信息以及同步信息映射到格式401的帧的纠错部分中。格式401的帧可被传输到诸如光网络或电网络的网络。
编码器600可以提供比G.709中规定的更强大的FEC编码保护。因此，通过使用编码器600，信号可以在引入了更高的位误差的系统上传输。在不改变传输的帧结构或客户端数据和管理开销的线速率的情况下，编码器600可以提供比G.709中规定的更强大的FEC保护。
图5示出了根据本发明的实施例在解码器700中的本发明的实施例。解码器700的一个实现方案可以包括同步信息提取器702、第三映射器704、列和行解码器级706、和第四映射器708。参考在各个图2A～2E中示出的具有格式400、500、501、502、和401的帧。例如，解码器700可以处理通过网络传输的、并且来自使用同编码器600相似的编码器的发射机的格式401的帧。
解码器700可以作为任何下列方式实现或者作为其组合实现：硬连线逻辑、由存储设备存储并由微处理器执行的软件、固件、专用集成电路(ASIC)、和/或现场可编程门阵列(FPGA)。
同步信息提取器702可以从格式401的帧中提取同步信息。同步信息提取器702可以提供列和行奇偶信息在格式502的帧中的位置。
第三映射器704可以将帧从格式401转换到格式502。例如，第三映射器704可以读取在格式401的帧的纠错部分中存储的列和行奇偶信息。例如，第三映射器704可以将列和行奇偶信息存储在由同步信息指出的格式502的帧中的位置。
列和行解码器级706可以对存储在格式502的帧中的列和行位信息解码。例如，在一个实现方案中，列和行解码器级706可以利用BCH或RS技术来处理列和行位信息，并且确定该处理过的列和行位信息是否是正确的。基于处理过的列和行位信息，列和行解码器级706可以执行管理开销、客户端数据和奇偶信息的检错和/或纠错。列和行解码器级706还可以计算格式500的帧中的错误统计。例如，错误统计可以涉及由格式500的帧利用的带宽的百分比。例如，错误统计可以涉及管理开销和客户端数据。
在一个实现方案中，列和行解码器级706可以通过交替处理行和列并且执行至少两个行或列处理，来执行迭代解码。例如，列和行解码器级706可以交替处理格式502的帧的所有行、格式502的帧的所有列、以及(再一次地)格式502的帧的所有行，或者处理所有列、所有行、以及(再一次地)所有列。在一个实现方案中，列和行解码器级706可以通过下列方式执行位处理：格式502的帧的所有行、格式502的帧的所有列、(再一次地)所有行、(再一次地)所有列、以及(再一次地)所有行。在一个实现方案中，列和行解码器级706可以通过每个一次进行位处理所有行和所有列，来执行级联的解码。
第四映射器708可以将帧从格式502转换到格式400或格式401。第四映射器708可以将客户端数据和管理开销映射到格式400或401的帧内部的其原始位置中。第四映射器708可以使用同针对第二映射器610描述的相似的技术，以将格式502的帧转换到格式401。
修改方案
附图和前面的描述给出了本发明的示例。然而，本发明的范围并非由这些具体的示例限定。多种变化方案，不论其是否在说明书中给出，诸如结构、尺寸和材料使用上的差别，都是可行的。本发明的范围至少如同附属权利要求给出的范围。

Claims (17)

1.一种计算机实现方法，包括：
接收开销部分和数据部分；
指定列和行奇偶信息在流帧结构中的位置；
形成包括第一与第二帧的所述流帧结构，其中
所述流帧结构包括所述列和行奇偶信息、所述开销部分和所述数据部分，
所述列奇偶信息位于所述第一与第二帧内的对角条带中，且
所述条带在所述流帧结构的所述第一与第二帧上扩展；以及
提供所述流帧结构以供在网络上的传输。
2.如权利要求1所述的方法，还包括：
接收源帧，其中
所述源帧包括所述开销部分和所述数据部分，
形成所述流帧结构包括形成具有所述开销部分和所述数据部分的流帧结构，
所述开销部分在所述流帧结构中的百分比等于所述开销部分在所述源帧中的百分比，且
所述数据部分在所述流帧结构中的百分比等于所述数据部分在所述源帧中的百分比。
3.如权利要求1所述的方法，其中所述形成所述流帧结构包括：
以一定的角度与厚度将列奇偶位置插入到所述流帧结构中，且
将行奇偶位置插入到所述流帧结构中。
4.如权利要求1所述的方法，其中所述形成所述流帧结构包括执行Bose、Chaudhuri和Hocquenghem编码以便提供所述列和行奇偶信息。
5.如权利要求1所述的方法，其中所述形成所述流帧结构包括执行Reed Solomon编码以便提供所述列和行奇偶信息。
6.如权利要求1所述的方法，其中所述流帧结构包括可配置的长度和宽度，并且其中所述可配置的长度和宽度基于前向纠错编码的级别。
7.如权利要求1所述的方法，其中在所述流帧结构内的所述列和行奇偶信息位置是可编程的。
8.如权利要求1所述的方法，还包括：
接收源帧，其中
所述源帧包括所述开销部分和所述数据部分，
所述源帧包括同步信息，且
形成所述流帧结构包括形成具有所述开销部分和所述数据部分的流帧结构，
基于所述流帧结构的内容形成第三帧，其中所述第三帧包括纠错部分；以及
将所述同步信息存储在所述纠错部分内。
9.如权利要求1所述的方法，其中所述第三帧具有与所述源帧的尺寸相同的尺寸。
10.一种装置，包括：
第一映射器，用于将第一帧转换为流帧结构，其中所述第一帧包括开销部分和数据部分，并且其中所述流帧结构包括可编程的尺寸，并且其中所述流帧结构包括列与行奇偶信息、所述开销部分和所述数据部分；
同步器，用于指定列和行奇偶信息在所述流帧结构中的位置，其中同步信息表示所述列和行奇偶信息位置；
编码器，用于将列和行奇偶信息插入到所述流帧结构中，其中
所述流帧结构包括所述列与行奇偶信息、所述开销部分和所述数据部分，且
所述列奇偶信息位于所述流帧结构内的对角条带中。
11.如权利要求10所述的装置，其中：
所述开销部分在所述流帧结构中的百分比等于所述开销部分在所述第一帧中的百分比，且
所述数据部分在所述流帧结构中的百分比等于所述数据部分在所述第一帧中的百分比。
12.如权利要求10所述的装置，其中所述编码器将：
以一定的角度与厚度把列奇偶位置插入到所述流帧结构中，且
将行奇偶位置插入到所述流帧结构中。
13.如权利要求10所述的装置，其中所述第一映射器将：
执行Bose、Chaudhuri和Hocquenghem编码或Reed Solomon编码中之一以便提供所述流帧结构的所述列和行奇偶信息。
14.如权利要求10所述的装置，其中所述流帧结构包括可配置的长度和宽度，并且其中所述可配置的长度和宽度基于前向纠错编码的级别。
15.如权利要求10所述的装置，其中所述第一帧包括同步信息，并还包括：
第二映射器，用于基于所述流帧结构的内容形成第二帧，其中所述第二帧包括存储所述同步信息的纠错部分。
16.如权利要求15所述的装置，其中所述第二帧具有与所述第一帧的尺寸相同的尺寸。
17.如权利要求15所述的装置，还包括：
通信接口，以及
以通信方式与所述通信接口耦合的通信媒介。
CN2010101225216A 2003-09-10 2004-08-25 前向纠错映射和去映射技术 Expired - Fee Related CN101977092B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/660,404 US7415658B2 (en) 2003-09-10 2003-09-10 Forward error correction mapping and de-mapping techniques
US10/660404 2003-09-10

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2004800258681A Division CN1849767B (zh) 2003-09-10 2004-08-25 前向纠错映射和去映射技术

Publications (2)

Publication Number Publication Date
CN101977092A true CN101977092A (zh) 2011-02-16
CN101977092B CN101977092B (zh) 2013-06-12

Family

ID=34227057

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2010101225216A Expired - Fee Related CN101977092B (zh) 2003-09-10 2004-08-25 前向纠错映射和去映射技术
CN2004800258681A Expired - Fee Related CN1849767B (zh) 2003-09-10 2004-08-25 前向纠错映射和去映射技术

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2004800258681A Expired - Fee Related CN1849767B (zh) 2003-09-10 2004-08-25 前向纠错映射和去映射技术

Country Status (6)

Country Link
US (3) US7415658B2 (zh)
CN (2) CN101977092B (zh)
DE (2) DE112004003070B4 (zh)
GB (1) GB2422078B (zh)
TW (1) TWI269563B (zh)
WO (1) WO2005036807A2 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7415658B2 (en) * 2003-09-10 2008-08-19 Intel Corporation Forward error correction mapping and de-mapping techniques
FR2869744A1 (fr) * 2004-04-29 2005-11-04 Thomson Licensing Sa Methode de transmission de paquets de donnees numeriques et appareil implementant la methode
WO2008021372A2 (en) * 2006-08-11 2008-02-21 Slt Logic Llc Enhanced ethernet protocol for shortened data frames within a constrained neighborhood based on unique id
US8160057B2 (en) * 2008-06-30 2012-04-17 Applied Micro Circuits Corporation Multi-channel optical transport network training signal
US8296630B2 (en) * 2008-10-02 2012-10-23 Fujitsu Limited Multi-mode forward error correction
US8359518B2 (en) * 2009-10-27 2013-01-22 Altera Canada Co. 2D product code and method for detecting false decoding errors
US8392788B2 (en) * 2009-11-24 2013-03-05 Cortina Systems, Inc. Transport network system with transparent transport and method of operation thereof
CN101789845B (zh) * 2010-02-22 2013-01-16 烽火通信科技股份有限公司 应用sfec的光传送网中总线位宽变换实现方法及电路
US8499219B2 (en) * 2011-12-13 2013-07-30 Broadcom Corporation Encoding methods and systems for binary product codes
US9438376B2 (en) * 2013-03-15 2016-09-06 Cortina Systems, Inc. Apparatus and method for forward error correction over a communication channel
US9979566B2 (en) 2016-09-27 2018-05-22 Intel Corporation Hybrid forward error correction and replay technique for low latency
US10541770B2 (en) 2017-02-06 2020-01-21 Valens Semiconductor Ltd. Efficient recovery of lost packets using double parity forward error correction
CN114079534B (zh) 2020-08-20 2023-03-28 腾讯科技（深圳）有限公司 编码、解码方法、装置、介质和电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1162775A2 (en) * 2000-06-09 2001-12-12 Hitachi, Ltd. A method for encoding/decoding error correcting code, transmitting apparatus and network
CN1353895A (zh) * 1999-04-01 2002-06-12 诺基亚移动电话有限公司 用于数字数据传送的方法与设备
US20020161972A1 (en) * 2001-04-30 2002-10-31 Talagala Nisha D. Data storage array employing block checksums and dynamic striping
US20030135514A1 (en) * 2001-08-03 2003-07-17 Patel Sujal M. Systems and methods for providing a distributed file system incorporating a virtual hot spare

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5661873A (en) * 1979-10-25 1981-05-27 Sony Corp Digital video signal processor
US4564945A (en) * 1983-06-20 1986-01-14 Reference Technology, Inc. Error-correction code for digital data on video disc
JP2974678B2 (ja) * 1988-06-23 1999-11-10 ソニー株式会社 データ誤り検出方式
US5230003A (en) * 1991-02-08 1993-07-20 Ericsson-Ge Mobile Communications Holding, Inc. Decoding system for distinguishing different types of convolutionally-encoded signals
US5392299A (en) * 1992-01-15 1995-02-21 E-Systems, Inc. Triple orthogonally interleaed error correction system
US5475716A (en) 1994-01-18 1995-12-12 Gi Corporation Method for communicating block coded digital data with associated synchronization/control data
EP0674395A3 (en) * 1994-03-17 1996-01-17 Toshiba Kk Device for coding an error correction code and method for coding error correction.
US5784387A (en) * 1994-10-31 1998-07-21 International Business Machines Corporation Method for detecting start-of-frame, end of frame and idle words in a data stream
US5754563A (en) * 1995-09-11 1998-05-19 Ecc Technologies, Inc. Byte-parallel system for implementing reed-solomon error-correcting codes
US5812601A (en) * 1996-11-15 1998-09-22 Telefonaktiebolaget Lm Ericsson Coding for higher-level modulation
JP3863252B2 (ja) * 1996-11-15 2006-12-27 富士通株式会社 誤り訂正方法、誤り訂正装置、データ読み出し装置、及び、データマッピング方法
US6189123B1 (en) * 1997-03-26 2001-02-13 Telefonaktiebolaget Lm Ericsson Method and apparatus for communicating a block of digital information between a sending and a receiving station
US6161209A (en) * 1997-03-28 2000-12-12 Her Majesty The Queen In Right Of Canada, As Represented By The Minister Of Industry Through The Communications Research Centre Joint detector for multiple coded digital signals
US6029264A (en) * 1997-04-28 2000-02-22 The Trustees Of Princeton University System and method for error correcting a received data stream in a concatenated system
US5907582A (en) * 1997-08-11 1999-05-25 Orbital Sciences Corporation System for turbo-coded satellite digital audio broadcasting
US6208959B1 (en) * 1997-12-15 2001-03-27 Telefonaktibolaget Lm Ericsson (Publ) Mapping of digital data symbols onto one or more formant frequencies for transmission over a coded voice channel
US5978365A (en) * 1998-07-07 1999-11-02 Orbital Sciences Corporation Communications system handoff operation combining turbo coding and soft handoff techniques
US6581178B1 (en) * 1999-02-15 2003-06-17 Nec Corporation Error correction coding/decoding method and apparatus
US6304996B1 (en) * 1999-03-08 2001-10-16 General Electric Company High-speed turbo decoder
US6831927B1 (en) * 1999-05-13 2004-12-14 Lucent Technologies Inc. Fault protection for hitless and errorless switching of telecommunications signals
US6389572B1 (en) * 1999-05-28 2002-05-14 Palm, Inc. Method of extracting bits from modulated waveforms
US6198413B1 (en) * 1999-07-01 2001-03-06 International Business Machines Corporation Partitioned DC balanced (0,6) 16B/18B transmission code with error correction
US6421804B1 (en) * 1999-12-20 2002-07-16 Agere Systems Guardian Corp. Generating reliability values for iterative decoding of block codes
US6622277B1 (en) 2000-06-05 2003-09-16 Tyco Telecommunications(Us)Inc. Concatenated forward error correction decoder
US7246294B2 (en) 2002-04-01 2007-07-17 Intel Corporation Method for iterative hard-decision forward error correction decoding
US7231575B2 (en) * 2002-04-01 2007-06-12 Intel Corporation Apparatus for iterative hard-decision forward error correction decoding
US7539209B2 (en) * 2003-03-05 2009-05-26 Ciena Corporation Method and device for preserving pacing information across a transport medium
US7359410B2 (en) * 2003-05-30 2008-04-15 Hubbell Incorporated Apparatus and method for increasing optical density of SONET multiplexer using integral components
US7415658B2 (en) * 2003-09-10 2008-08-19 Intel Corporation Forward error correction mapping and de-mapping techniques

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1353895A (zh) * 1999-04-01 2002-06-12 诺基亚移动电话有限公司 用于数字数据传送的方法与设备
EP1162775A2 (en) * 2000-06-09 2001-12-12 Hitachi, Ltd. A method for encoding/decoding error correcting code, transmitting apparatus and network
US20020161972A1 (en) * 2001-04-30 2002-10-31 Talagala Nisha D. Data storage array employing block checksums and dynamic striping
US20030135514A1 (en) * 2001-08-03 2003-07-17 Patel Sujal M. Systems and methods for providing a distributed file system incorporating a virtual hot spare

Also Published As

Publication number Publication date
US7415658B2 (en) 2008-08-19
CN1849767A (zh) 2006-10-18
TW200518534A (en) 2005-06-01
US8132087B2 (en) 2012-03-06
GB0606296D0 (en) 2006-05-10
TWI269563B (en) 2006-12-21
DE112004003070B4 (de) 2012-03-01
US20050053285A1 (en) 2005-03-10
US8707142B2 (en) 2014-04-22
CN1849767B (zh) 2010-11-03
CN101977092B (zh) 2013-06-12
GB2422078A (en) 2006-07-12
WO2005036807A3 (en) 2005-08-18
WO2005036807A2 (en) 2005-04-21
US20120137196A1 (en) 2012-05-31
DE112004001600T5 (de) 2006-07-27
US20080301535A1 (en) 2008-12-04
DE112004001600B4 (de) 2010-06-24
GB2422078B (en) 2007-07-18

Similar Documents

Publication Publication Date Title
US8707142B2 (en) Forward error correction de-mapping techniques
JP7122455B2 (ja) トラフィック伝送方法、装置及びコンピュータ記憶媒体
TWI686085B (zh) 攝像裝置及圖像感測器之資料傳送方法、資訊處理裝置及資訊處理方法以及程式
CN106464427B (zh) 一种数据处理方法和数据发送端以及接收端
US6738935B1 (en) Coding sublayer for multi-channel media with error correction
US11296722B2 (en) Integrated physical coding sublayer and forward error correction in networking applications
TWI285310B (en) Method and apparatus for iterative hard-decision forward error correction decoding
EP2975858A1 (en) Method for processing data in the ethernet, physical layer chip and ethernet device
CN110769206B (zh) 一种电子内窥镜信号传输方法、装置和系统及电子设备
US20190165806A1 (en) Forward error correction (fec) emulator
WO2022088709A1 (zh) 一种以太网的编码方法及装置
GB2520269A (en) Ethernet link incorporating forward error correction
US9246617B2 (en) Reformating a plurality of signals to generate a combined signal comprising a higher data rate than a data rate associated with the plurality of signals
WO2019090696A1 (zh) 光传输单元信号的传输方法和装置
CN111162869B (zh) 一种数据流处理方法及装置
JP6235987B2 (ja) 光伝送システム及び光伝送方法
JP7547217B2 (ja) 送信装置、送信方法、受信装置、受信方法、および送受信装置
US9166739B2 (en) Error correction processing circuit and error correction processing method
US7353448B1 (en) Methods, architectures, circuits and systems for transmission error determination
EP2621121A2 (en) Supercharged codes
WO2018076672A1 (zh) 一种光传送网络业务接入方法及装置、计算机存储介质
JP3173713B2 (ja) エラー訂正符号化方法および送受信装置
Bernardo et al. Design and FPGA implementation of a 100 Gbit/s optical transport network processor
WO2024045869A1 (zh) 一种数据传输方法和数据传输装置
WO2024002084A1 (zh) 数据帧的校验方法及相关设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130612

CF01 Termination of patent right due to non-payment of annual fee