CN101976664B - 半导体封装结构及其制作工艺 - Google Patents

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Abstract

本发明公开一种半导体封装结构及其制作工艺。半导体封装结构包括线路载板、第一与第二芯片及中介基材。线路载板具有相对的承载面及底面。第一芯片设置于承载面且具有相对的第一表面及第二表面。第二表面面向线路载板。第一芯片具有多个穿硅导孔及位于第一表面上的多个第一接垫与多个第二接垫。第一接垫电连接至对应的穿硅导孔。穿硅导孔电连接线路载板。第二芯片配置于第一芯片上方并暴露部分第一表面。第二芯片电连接至对应的穿硅导孔。中介基材配置于第一表面。中介基材的顶面与第二芯片的顶面相互齐平。中介基材接合至第二接垫。

Description

半导体封装结构及其制作工艺
技术领域
本发明涉及一种半导体封装结构及其制作工艺，且特别是涉及一种具有穿硅导孔(through silicon via，TSV)的半导体封装结构及其制作工艺。
背景技术
在半导体封装技术中，穿硅导孔的作用是在芯片与芯片间、晶片与晶片间制作垂直导通互连的角色，为目前三维集成电路制作工艺整合技术中，能实现芯片之间互连的关键技术。有别于过去的集成电路封装技术，通过穿硅导孔技术能使芯片在三维方向堆叠的密度最大化，外形尺寸降低，并提升元件速度、减少信号延迟和功率消耗，因此硅导通孔被视为应用于三维集成电路技术的新一代的垂直式内连线(Interconnect)结构。
详细而言，在半导体封装制作工艺当中，可先将半导体晶片薄化以使半导体晶片内的穿硅导孔裸露，此时的半导体晶片可先暂时固定在承载晶片(carrier wafer)上，并且在未进行切割的情况下，进行芯片对半导体晶片的结合，接着将半导体晶片与承载晶片分离，以对半导体晶片进行后续制作工艺。当分离半导体晶片与承载晶片时，半导体晶片可能会因结构应力的变化而产生翘曲变形的现象，降低制作工艺良率。
发明内容
本发明的目的在于提供一种半导体封装结构，具有较佳的结构强度。
本发明提供一种半导体封装制作工艺，可避免半导体晶片在制造过程中翘曲变形。
本发明提出一种半导体封装结构，包括线路载板、第一芯片、多个第一导电凸块、第二芯片、多个第二导电凸块、中介基材及多个第三导电凸块。线路载板具有承载面以及相对于承载面的底面。第一芯片设置于线路载板的承载面上方，第一芯片具有第一表面以及相对于第一表面的第二表面，第二表面面向线路载板，且第一芯片具有多个穿硅导孔以及位于第一表面上的多个第一接垫与多个第二接垫，第一接垫电连接至所对应的穿硅导孔。第一导电凸块配置于第一芯片与线路载板之间，第一芯片的穿硅导孔分别经由第一导电凸块电连接至线路载板。第二芯片配置于第一芯片上方，并且暴露出第一表面的局部区域。第二导电凸块分别配置于第一接垫上，第二芯片经由第二导电凸块电连接至所对应的穿硅导孔。中介基材配置于第一芯片上方，并且位于第一表面的局部区域内，中介基材的顶面与第二芯片的顶面实质上相互齐平。第三导电凸块分别配置于第二接垫上，中介基材经由第三导电凸块接合至第二接垫。
在本发明的一实施例中，上述的中介基材的侧面与第一芯片的侧面实质上相互齐平。
在本发明的一实施例中，上述的半导体封装结构更包括第一底胶，填充于第一芯片与线路载板之间，第一底胶包覆第一导电凸块。
在本发明的一实施例中，上述的半导体封装结构更包括第二底胶，填充于第二芯片与第一芯片之间，第二底胶包覆第二导电凸块。
在本发明的一实施例中，上述的半导体封装结构更包括第三底胶，填充于中介基材与第一芯片之间，第三底胶包覆第三导电凸块。
在本发明的一实施例中，上述的半导体封装结构更包括多个焊球，配置于线路载板的底面。
在本发明的一实施例中，上述的半导体封装结构更包括散热片，覆盖第二芯片与中介基材，且散热片热接合至第二芯片与中介基材。
在本发明的一实施例中，上述的半导体封装结构更包括导热胶，配置于散热片与第二芯片之间以及散热片与中介基材之间。
在本发明的一实施例中，上述的半导体封装结构更包括导热环，配置于线路载板上，并且围绕第一芯片，导热环热接合于散热片与线路载板之间。
在本发明的一实施例中，上述的散热片接地。
本发明提出一种半导体封装制作工艺。首先，提供半导体晶片，半导体晶片具有第二表面，且半导体晶片内具有多个穿硅导孔。接着，在第二表面上形成多个第一导电凸块，第一导电凸块分别电连接至穿硅导孔。由第二表面的对侧来薄化半导体晶片，以暴露出每一穿硅导孔的一端以及半导体晶片的第一表面，每一穿硅导孔的另一端连接第一表面。在第一表面上形成多个第一接垫以及多个第二接垫，其中第一接垫电连接至所对应的穿硅导孔。接合多个第二芯片至半导体晶片的第一表面，其中每一第二芯片经由多个第二导电凸块电连接至所对应的第一接垫。形成第二底胶于每一第二芯片与半导体晶片之间，第二底胶在每一第二芯片接合至半导体晶片之前被预先形成于半导体晶片上，或是在每一第二芯片接合至半导体晶片之后被填入每一第二芯片与半导体晶片之间，第二底胶包覆第二导电凸块。接合中介晶片至半导体晶片的第一表面，其中中介晶片具有多个开孔分别对应并暴露第二芯片，中介晶片经由多个第三导电凸块电连接至所对应的第二接垫，且中介晶片的顶面与第二芯片的顶面实质上相互齐平。同时裁切中介晶片与半导体晶片，以形成多个封装单元，其中半导体晶片被裁切为多个相互分离的第一芯片，且中介晶片被裁切为多个相互分离的中介基材。接合封装单元至线路载板，其中第一芯片的穿硅导孔经由所对应的第一导电凸块电连接至线路载板。
在本发明的一实施例中，上述的半导体封装制作工艺更包括形成第一底胶于第一芯片与线路载板之间，第一底胶在第一芯片接合至线路载板之后被填入第一芯片与线路载板之间，第一底胶包覆第一导电凸块。
在本发明的一实施例中，上述的半导体封装制作工艺更包括形成第三底胶于中介晶片与半导体晶片之间，第三底胶在中介晶片接合至半导体晶片之前被预先形成于半导体晶片上，或是在中介晶片接合至半导体晶片之后被填入中介晶片与半导体晶片之间，第三底胶包覆第三导电凸块。
在本发明的一实施例中，上述的半导体封装制作工艺更包括配置散热片于封装单元上，散热片覆盖并且热接合至第二芯片与中介基材。
基于上述，在本发明的半导体封装制作工艺中，于半导体晶片被第二芯片暴露的部分配置中介晶片，以提升整体结构强度，而可避免半导体晶片在制造过程中因应力变化而产生翘曲变形的现象。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1K为本发明一实施例的半导体封装制作工艺的流程图；
图2为应用于图1A至图1K的半导体封装制作工艺的中介晶片的示意图；
图3为图1K的半导体封装结构配置散热片的示意图。
主要元件符号说明
50：半导体晶片
52、124：第二表面
54、122：第一表面
60：承载晶片
70：中介晶片
72：开孔
80：封装单元
90a：散热片
90b：导热环
90c、90d、90e：导热胶
100：半导体封装结构
110：线路载板
112：承载面
114：底面
120：第一芯片
122a：第一接垫
122b：第二接垫
126：穿硅导孔
130：第一导电凸块
140：第二芯片
150：第二导电凸块
160：中介基材
170：第三导电凸块
180a：第一底胶
180b：第二底胶
180c：第三底胶
190：焊球
具体实施方式
图1A至图1K为本发明一实施例的半导体封装制作工艺的流程图。请参考图1A，首先，提供半导体晶片50，其中半导体晶片50具有第二表面52，且半导体晶片50内具有多个穿硅导孔126。在第二表面52上形成多个第一导电凸块130，第一导电凸块130分别电连接至穿硅导孔126。
接着，如图1B所示，将图1A的半导体晶片50及第一导电凸块130固定于一承载件(例如一承载晶片60)上。请参考图1C，由第二表面52的对侧来薄化半导体晶片50，以暴露出每一穿硅导孔126的一端以及半导体晶片50的第一表面54。在第一表面54上形成多个第一接垫122a以及多个第二接垫122b，其中第一接垫122a电连接至所对应的穿硅导孔126。
请参考图1D，接合多个第二芯片140至半导体晶片50的第一表面54，其中每一第二芯片140经由多个第二导电凸块150连接至所对应的第一接垫122a。请参考图1E，形成第二底胶180b于每一第二芯片140与半导体晶片50之间以包覆第二导电凸块150。在本实施例中，第二底胶180b在每一第二芯片140接合至半导体晶片50之后被填入每一第二芯片140与半导体晶片50之间。然本发明不以此为限，也可在每一第二芯片140接合至半导体晶片50之前，预先形成第二底胶180b于半导体晶片50上。
图2为应用于图1A至图1K的半导体封装制作工艺的中介晶片的示意图。请参考图1F及图2，接合中介晶片70至半导体晶片50的第一表面54，其中中介晶片70具有多个开孔72分别对应并暴露第二芯片140。中介晶片70经由多个第三导电凸块170电连接至所对应的第二接垫122b，且中介晶片70的顶面与第二芯片140的顶面实质上相互齐平。需注意的是，在其它实施例中，也可先接合中介晶片70至半导体晶片50，再接合第二芯片140至半导体晶片50，本发明不对其顺序加以限制。
请参考图1G，形成第三底胶180c于中介晶片70与半导体晶片50之间以包覆第三导电凸块170。在本实施例中，第三底胶180c在中介晶片70接合至半导体晶片50之后被填入中介晶片70与半导体晶片50之间。然本发明不以此为限，第三底胶180c也可在中介晶片70接合至半导体晶片50之前被预先形成于半导体晶片50上。此外，第三底胶180c非本发明必要元件，亦即可以省略第三底胶180c形成步骤。
请参考图1H，移除承载晶片60，并同时裁切中介晶片70与半导体晶片50，以形成多个封装单元80，其中半导体晶片50被裁切为多个相互分离的第一芯片120，且中介晶片70被裁切为多个相互分离的中介基材160，其中中介基材160的侧面与第一芯片120的侧面实质上相互齐平。半导体晶片50例如是以胶合的方式固定于承载晶片60，当移除承载晶片60时，半导体晶片50可能会因结构应力的变化而翘曲变形。配置于半导体晶片50上的中介晶片70具有提升整体结构强度的效果，因此可避免半导体晶片50与承载晶片60分离时产生所述翘曲变形的现象，或降低其翘曲变形的程度。
请参考图1I，接合封装单元80至线路载板110，其中第一芯片120的穿硅导孔126经由所对应的第一导电凸块130电连接至线路载板110。请参考图1J，形成第一底胶180a于第一芯片120与线路载板110之间以包覆第一导电凸块130。第一底胶180a在第一芯片120接合至线路载板110之后被填入第一芯片120与线路载板110之间。请参考图1K，配置多个焊球190于线路载板110的底面114，而完成半导体封装结构100的制作。
半导体封装结构100包括线路载板110、第一芯片120、多个第一导电凸块130、第二芯片140、多个第二导电凸块150、中介基材160、多个第三导电凸块170、第一底胶180a、第二底胶180b、第三底胶180c及多个焊球190。线路载板110具有承载面112以及相对于承载面112的底面114。第一芯片120设置于线路载板110的承载面112上方，第一芯片120具有第一表面122以及相对于第一表面122的第二表面124，第二表面124面向线路载板110，且第一芯片120具有多个穿硅导孔126以及位于第一表面122上的多个第一接垫122a与多个第二接垫122b。
第一接垫122a电连接至所对应的穿硅导孔126，第二接垫122b也连接穿硅导孔126，以达到较佳的散热效果。第一导电凸块130配置于第一芯片120与线路载板110之间，第一芯片120的穿硅导孔126分别经由第一导电凸块130电连接至线路载板110。第二芯片140配置于第一芯片120上方，并且暴露出第一表面122的局部区域。第二导电凸块150分别配置于第一接垫122a上，第二芯片140经由第二导电凸块150电连接至所对应的穿硅导孔126。中介基材160配置于第一芯片120上方，并且位于第一表面122被第二芯片140暴露的局部区域内。
中介基材160的顶面与第二芯片140的顶面实质上相互齐平。第三导电凸块170分别配置于第二接垫122b上，中介基材160经由第三导电凸块170接合至第二接垫122b。焊球190配置于线路载板110的底面114，使半导体封装结构100适于通过焊球190电连接其它元件。第一底胶180a配置于第一芯片120与线路载板110之间以包覆第一导电凸块130。第二底胶180b配置于第二芯片140与第一芯片120之间以包覆第二导电凸块150。第三底胶180c配置于中介基材160与第一芯片120之间以包覆第三导电凸块170。此外，在其它实施例中，第三底胶180c也可同时包覆第一芯片120、第二芯片140、中介基材160及第三导电凸块170。
图3为图1K的半导体封装结构配置散热片的示意图。请参考图3，在完成图1K所示的半导体封装结构100之后，可配置围绕第一芯片120的导热环90b于线路载板110上。接着，配置散热片90a于封装单元80上，散热片80覆盖并且热接合至第二芯片140与中介基材160，导热环90b热接合于散热片90a与线路载板110之间。所述热接合是指可使两元件之间达成良好的热传导的接合方式，其间可能存在其它的导热粘着层，如导热胶90d及导热胶90e。由于本实施例的中介基材160的顶面与第二芯片140的顶面实质上相互齐平，因此第二芯片140与中介基材160适于共同支撑散热片90a，让整体结构更为稳固。
此外，可在散热片90a与第二芯片140之间以及散热片110与中介基材160之间形成导热胶90c以固定散热片90a。半导体封装结构100产生的热可通过导热环90b及导热胶90c传递至散热片90a以进行散热。在本实施例中，散热片90a除了具有散热功能之外，半导体封装结构100更可通过散热片90a进行接地。在其它实施例中，散热片90a也可为其它型态，如散热片90a与导热环90b一体成型，或仅配置散热片90a而不配置导热环90b。
综上所述，在本发明的半导体封装制作工艺中，在半导体晶片被第二芯片暴露的部分配置中介晶片，以提升整体结构强度，而可避免半导体晶片在制造过程中因应力变化而产生翘曲变形的现象。此外，半导体封装结构具有由裁切中介晶片而形成的中介基材，中介基材围绕第二芯片且可与第二芯片共同支撑散热片，而使半导体封装结构具有较佳的结构强度。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (12)

1.一种半导体封装结构，包括：
线路载板，具有一承载面以及相对于该承载面的一底面；
第一芯片，设置于该线路载板的承载面上方，该第一芯片具有一第一表面以及相对于该第一表面的一第二表面，该第二表面面向该线路载板，且该第一芯片具有多个穿硅导孔以及位于该第一表面上的多个第一接垫与多个第二接垫，该些第一接垫电连接至所对应的该些穿硅导孔；
多个第一导电凸块，配置于该第一芯片与该线路载板之间，该第一芯片的该些穿硅导孔分别经由该些第一导电凸块电连接至该线路载板；
第二芯片，配置于该第一芯片上方，并且暴露出该第一表面的局部区域；
多个第二导电凸块，分别配置于该些第一接垫上，该第二芯片经由该些第二导电凸块电连接至所对应的该些穿硅导孔；
中介基材，配置于该第一芯片上方，并且位于该第一表面的局部区域内，该中介基材的顶面与该第二芯片的顶面相互齐平；以及
多个第三导电凸块，分别配置于该些第二接垫上，该中介基材经由该些第三导电凸块接合至该些第二接垫。
2.如权利要求1所述的半导体封装结构，其中该中介基材的侧面与该第一芯片的侧面相互齐平。
3.如权利要求1所述的半导体封装结构，还包括：
第一底胶，填充于该第一芯片与该线路载板之间，该第一底胶包覆该些第一导电凸块。
4.如权利要求1所述的半导体封装结构，还包括：
第二底胶，填充于该第二芯片与该第一芯片之间，该第二底胶包覆该些第二导电凸块。
5.如权利要求1所述的半导体封装结构，还包括：
第三底胶，填充于该中介基材与该第一芯片之间，该第三底胶包覆该些第三导电凸块。
6.如权利要求1所述的半导体封装结构，还包括：
多个焊球，配置于该线路载板的该底面。
7.如权利要求1所述的半导体封装结构，还包括：
散热片，覆盖该第二芯片与该中介基材，且该散热片热接合至该第二芯片与该中介基材。
8.如权利要求7所述的半导体封装结构，还包括：
导热环，配置于该线路载板上，并且围绕该第一芯片，该导热环热接合于该散热片与该线路载板之间。
9.一种半导体封装制作工艺，包括：
提供一半导体晶片，该半导体晶片具有一第二表面，且该半导体晶片内具有多个穿硅导孔；
在该第二表面上形成多个第一导电凸块，该些第一导电凸块分别电连接至该些穿硅导孔；
由该第二表面的对侧来薄化该半导体晶片，以暴露出每一穿硅导孔的一端以及该半导体晶片的一第一表面；
在该第一表面上形成多个第一接垫以及多个第二接垫，其中该些第一接垫电连接至所对应的该些穿硅导孔；
接合多个第二芯片至该半导体晶片的该第一表面，其中每一第二芯片经由多个第二导电凸块连接至所对应的该些第一接垫；
形成一第二底胶于每一第二芯片与该半导体晶片之间，该第二底胶在每一第二芯片接合至该半导体晶片之前被预先形成于该半导体晶片上，或是在每一第二芯片接合至该半导体晶片之后被填入每一第二芯片与该半导体晶片之间，该第二底胶包覆该些第二导电凸块；
接合一中介晶片至该半导体晶片的该第一表面，其中该中介晶片具有多个开孔分别对应并暴露该些第二芯片，该中介晶片经由多个第三导电凸块电连接至所对应的该些第二接垫，且该中介晶片的顶面与该第二芯片的顶面相互齐平；
同时裁切该中介晶片与该半导体晶片，以形成多个封装单元，其中该半导体晶片被裁切为多个相互分离的第一芯片，且该中介晶片被裁切为多个相互分离的中介基材；以及
接合该封装单元至一线路载板，其中该第一芯片的该些穿硅导孔经由所对应的该些第一导电凸块电连接至该线路载板。
10.如权利要求9所述的半导体封装制作工艺，还包括：
形成一第一底胶于该第一芯片与该线路载板之间，该第一底胶在该第一芯片接合至该线路载板之后被填入该第一芯片与该线路载板之间，该第一底胶包覆该些第一导电凸块。
11.如权利要求9所述的半导体封装制作工艺，还包括：
形成一第三底胶于该中介晶片与该半导体晶片之间，该第三底胶在该中介晶片接合至该半导体晶片之前被预先形成于该半导体晶片上，或是在该中介晶片接合至该半导体晶片之后被填入该中介晶片与该半导体晶片之间，该第三底胶包覆该些第三导电凸块。
12.如权利要求9所述的半导体封装制作工艺，还包括：
配置一散热片于该封装单元上，该散热片覆盖并且热接合至该第二芯片与该中介基材。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9106229B1 (en) * 2013-03-14 2015-08-11 Altera Corporation Programmable interposer circuitry
US10192846B2 (en) 2014-11-05 2019-01-29 Infineon Technologies Austria Ag Method of inserting an electronic component into a slot in a circuit board
US10064287B2 (en) * 2014-11-05 2018-08-28 Infineon Technologies Austria Ag System and method of providing a semiconductor carrier and redistribution structure
US10553557B2 (en) 2014-11-05 2020-02-04 Infineon Technologies Austria Ag Electronic component, system and method
TWI651919B (zh) * 2017-07-10 2019-02-21 建準電機工業股份有限公司 用於馬達之驅動組件及用於馬達激磁之半導體封裝結構

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101256997A (zh) * 2008-03-05 2008-09-03 日月光半导体制造股份有限公司 可降低封装应力的封装构造

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817073B1 (ko) * 2006-11-03 2008-03-26 삼성전자주식회사 휨방지용 보강부재가 기판에 연결된 반도체 칩 스택 패키지
JP2008294367A (ja) * 2007-05-28 2008-12-04 Nec Electronics Corp 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101256997A (zh) * 2008-03-05 2008-09-03 日月光半导体制造股份有限公司 可降低封装应力的封装构造

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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